一：Orcad原理图与Allegro PCB交互设计设
想要在原理图中选中的元器件在pcb中也能选中，就需要原理图与pcb进行互联，下面就来介绍如何进行原理图与pcb互联。
1、执行菜单命令tools→create netlist
2、弹出create netlist界面，网表导出路径要保存在工程文件的同目录下
4、网表导出没有报错，表示网表导出成功，如报错则要检查错误并解决后才能成功导出网表。网表导出成功后，打开pcb工程执行菜单栏file→import→logic
5、在import directory中选择原理图导出网表保存的路径，然后点击import cadence
6、这样网表就导入成功，就可以进行原理图与pcb的互联。
- Allegro导入OrCAD的网表文件，如果您将别人设计好的OrCAD原理图设计文件及Allegro PCB设计文件拷贝到您的电脑，却发现无法进行交互操作，请先将OrCAD的网表文件导出，然后在Allegro里导入该网表文件即可。
- 在OrCAD菜单项“Options” 选择 “Preferences”，在弹出的“Preferences”设置对话框中切换到“Miscellaneous”，勾选上“Enable Intertool Communication”选项.
- 然后将OrCAD 与 Allegro 同时打开运行。
这时， 选择 OrCAD 里的元器件或者网络，相应的Allegro PCB中对应的元器件或连接线会处于高亮状态并定位显示。这是OrCAD交互到Allegro。
Allegro交互到OrCAD，则需要进行高亮选择，如下图所示：
二：封装的制作
0：:封装的绘制
0.1、package geometry -> assembly_top:装配层，元器件的实际安装位置（shape）
0.2、package geometry -> place_bound_top:确保焊盘不重叠，需要包裹整个器件（shape）
0.3、package geometry -> silkscreen top:元件丝印层 （线宽默认就行 圆圈用实心）(line)
0.4、layout -> labels -> ref_des -> assembly_top :装配参考编号
0.5、layout -> labels -> ref_des -> silkscreen_top:增加丝印编号
0.6:PAD完成焊盘(注意开始层和丝印层)
0.7:焊盘放置进allegro
0.8:package geometry 里面的assembly top 放置器件实际大小的矩形
0.9:package geometry 里面的silkgreen top 框选焊及器件的外框
0.10：package geometry 里面的place bound top框选禁止靠近区
0.11:在assembly top 和silkgreen top放置ref
0.12：val 在allegro画pcb封装的时候必须要加吗
val不是必须加的，它只是一个可选的丝印文本，用来显示元件的具体参数值（比如电阻阻值、电容容值）。
1:由于pin 的范围(0.5-0.43),则选较大0.5位标准，又孔必须大于0.5为0.66mm。不能太大防止器件晃动。
如下：钻孔符号选填，防止报无关紧要的错
2:
由于是通孔所以取消单面勾选☑️
由于除了孔还需要周围焊盘：。单边大0.2mm所以上锡的地方为1.06mm。
阻焊层大0.1mm为1.16mm.。
正片不需要后面两列反焊盘。
由于是通孔焊盘所以不需要钢网层
3：allegro 修改焊盘为啥不生效
4:表贴焊盘矩形命名
5:
必须勾选跑single layer mode
因为是表贴焊盘，只有顶层。
阻焊比钢网大0.1mm
三：其他技巧
1:复制相同封装的过孔走线用如下方式(eg:DDR)
2:自动扇出
3:过孔之间的走线想设置等间距
3.1:
先点击最上方的功能按键，看到option 会自动选择via和其余两个选项。
3.2:
在点击两个过孔，这是就发现之间的线间距变等长了。
4：设置约束在drc起作用（必须要把约束的规则打开，不然不会进行drc报错）
×：同网络间距必须全部关闭。
√：不同网络间距必须全部开启。
√：检测差分对和等长的全部开启
5：如要看两个焊盘之间的间距如下图：
Dist是两点之间的直线距离（几何上的 “欧氏距离”）
air gap是两条线的最小间距
6：板框所在的层
我们现在使用的是17.4的版本，在Design_outline这个层定义板框就可以了
7：allegro工艺边的制作和mark点放置
8:倒圆角
8.1:当用line画板框时
8.2:当用矩形框画时
首先必须要把矩形框打散如下
然后再重复4.4.1的步骤。
9:检查单端线头和多余过孔
10:标注板框长宽尺寸
10：
如前所述，焊盘文件以及 PCB 封装，都会被保存在当前工程的相应目录下面，使用之前需要在Allegro PCB Editor当中指定这些目录：
devpath：存放第 3 方网表相关的 Device 文件，这些文件中记录有 PCB 封装的引脚信息，导入第三方网表时会与这些引脚信息进行比对。padpath：存放 PCB 封装相关的焊盘文件。psmpath：存放版图上的 PCB 封装文件。steppath：存放 PCB 封装所对应的 3D 模型。
鼠标点击Allegro PCB Editor菜单栏上的【Setup -> User Preferences】，在弹出的对话框中选择【Path -> Library】项，主要对devpath、padpath、psmpath、steppath这四项进行设置：
11:Cadence Allegro 网表成功导入，准备布局布线，把器件的飞线打开，预估一下器件间的网络连接关系，却发现很凌乱有木有，电源、地网络鼠线显示的一堆，非常碍眼。
12：对于批量元器件的对齐操作
框选器件点击右键：
点击对其
13：设置板框大小
拖拽改变大小
14：Cadence Allegro PCB多根走线
第一步：添加同组bus
第二步，进行多根走线时候，先要将一组线从不同的区域扇出，比如BGA区域，一根一根的从BGA区域扇出，先拉到一个位置，如图1所示，我们多根走线都是如此处理，优先将一组总线添加Bus属性以后，然后都拉到一个位置，为多根走线做准备;
第三步，执行走线命令Route-Connect，进行走线，框选需要多根走线的线头位置，全部选中，然后走线，这样就可以实现多根走线
15：给铜导圆角
选择other segs然后单击需要导圆角的地方即可
16：分割铜皮
a.在菜单栏选择 Add→ Line或点击工具栏对应图标（非电气连接线）。
b.在菜单栏选择 Shape→ Change Shape Type，点击需要分割的铜区（整个铺铜转换为静态铺铜）
c.删除分割线，就变为两个静态铺铜区域（分割完成）；
17：导入机械孔eg：螺丝孔。（前提已制作.drm在ilb了）
