FPGA实战：用AXI3和AXI4协议打通Zynq PS和PL的通信（附代码避坑）

FPGA实战：AXI3与AXI4协议在Zynq PS-PL通信中的工程化应用

在Xilinx Zynq系列SoC的开发中，处理器系统(PS)与可编程逻辑(PL)之间的高效数据交互是系统设计的核心挑战。AXI(Advanced eXtensible Interface)协议作为ARM AMBA标准的重要组成部分，为这种异构计算架构提供了理想的通信桥梁。本文将从一个图像处理加速器的实际案例出发，深入解析AXI3与AXI4协议的选择策略、信号配置要点，以及开发过程中常见的"坑点"与解决方案。

1. 协议选择与架构设计

Zynq平台支持AXI3、AXI4和AXI4-Lite三种协议变体，选择不当会导致性能瓶颈或资源浪费。我们的图像处理加速器案例中，PS需要向PL发送配置参数（控制寄存器）和图像数据（大数据量传输），这正对应了两种典型的AXI应用场景。

协议选型决策矩阵：

在Vivado中创建AXI IP核时，接口类型选择直接影响后续的系统性能。我们采用混合接口策略：

• 控制接口：AXI4-Lite，32位数据宽度，用于参数配置和状态查询
• 数据接口：AXI4，64位数据宽度，支持突发传输，用于图像数据搬运

# 示例：Vivado中创建AXI接口的Tcl命令 create_ip -name axi_dma -vendor xilinx.com -library ip -version 7.1 -module_name axi_dma_0 set_property -dict [list \ CONFIG.c_include_mm2s {1} \ CONFIG.c_include_s2mm {1} \ CONFIG.c_sg_length_width {16} \ CONFIG.c_mm2s_burst_size {256} \ CONFIG.c_s2mm_burst_size {256} \ ] [get_ips axi_dma_0]

2. 关键信号配置与优化

AXI协议的灵活性带来了配置复杂性，特别是在通道信号设置上需要格外注意。以下是我们在多个项目中总结出的信号配置经验。

2.1 地址通道信号精要

AW/ARLEN配置陷阱：

• AXI3的突发长度字段为4位(最大16次传输)
• AXI4扩展为8位(最大256次传输)

实际项目中曾遇到一个性能问题：当配置AXI4接口但误用AXI3的突发长度设置时，DMA传输效率只有预期的1/16。解决方法是在IP核包装器中明确定义协议版本：

// 正确声明AXI4接口的Verilog示例 module axi4_master #( parameter C_M_AXI_PROTOCOL = "AXI4" )( // 接口信号... ); generate if (C_M_AXI_PROTOCOL == "AXI4") begin assign awlen = 8'd255; // 最大突发长度 end else begin assign awlen = 4'd15; // AXI3的最大突发长度 end endgenerate endmodule

AxCACHE配置实战：缓存属性直接影响系统性能和一致性，特别是在多主设备系统中。推荐配置：

注意：PS与PL共享的存储区域必须配置为Non-cacheable，否则会导致数据一致性问题。我们曾在一个视频处理项目中遇到因缓存配置不当导致的图像撕裂问题，耗时两周才定位到这个隐蔽问题。

2.2 数据通道信号实战

WSTRB的字节对齐陷阱：在32位总线传输24位RGB图像数据时，需要正确处理字节使能信号。错误示例：

// 错误的内存拷贝方式（忽略字节对齐） memcpy(axi_buffer, rgb_data, width*height*3);

正确做法应显式设置WSTRB：

// 正确的字节使能处理 for(int i=0; i<width*height; i++) { axi_buffer[i].data = (rgb_data[3*i+2]<<16) | (rgb_data[3*i+1]<<8) | rgb_data[3*i]; axi_buffer[i].strb = 0x07; // 仅低3字节有效 }

WLAST信号缺失的灾难：在早期项目中，我们曾因忘记在DMA传输结束时置位WLAST信号，导致PS端一直等待传输完成而系统死锁。现在采用以下检查清单避免此类问题：

1. 突发传输计数器达到AWLEN值时必须置位WLAST
2. 单次传输时WLAST应与WVALID同时置位
3. 仿真时必须验证WLAST的时序符合协议要求

3. 握手机制与性能优化

AXI协议的VALID/READY握手机制虽然简单，但实际应用中存在诸多时序陷阱。我们开发了一套验证方法来确保握手信号的正确性。

3.1 握手时序检查表

1. VALID不依赖READY规则
   发送方不能等待接收方的READY信号才置位VALID。这会导致死锁。正确做法：

   // 正确：VALID仅基于发送方状态 always @(posedge ACLK) begin if (ARESETn == 1'b0) begin AWVALID <= 1'b0; end else if (~AWVALID || (AWVALID && AWREADY)) begin AWVALID <= next_transfer_ready; end end

2. READY信号灵活置位策略
   接收方可以：

   • 提前置位READY（性能优先）
   • 检测到VALID后置位READY（资源优先）

3. 跨时钟域处理
   PS(100MHz)与PL(150MHz)时钟不同源时，必须添加异步FIFO：

   # Vivado中添加AXI跨时钟域IP create_ip -name axi_clock_converter -vendor xilinx.com -library ip -version 2.1 \ -module_name axi_clock_conv set_property -dict [list \ CONFIG.ADDR_WIDTH {32} \ CONFIG.DATA_WIDTH {64} \ CONFIG.ID_WIDTH {4} \ ] [get_ips axi_clock_conv]

3.2 性能优化技巧

通过AXI协议分析仪捕获的实际传输波形显示，以下优化可提升吞吐量30%以上：

1. 流水线深度优化
   在IP集成器中合理设置接口的读写接受容量：

   参数	推荐值	说明
   Read Acceptance Cap	8	预取8个读地址
   Write Acceptance Cap	4	缓冲4个写地址
   Outstanding Reads	16	支持16个未完成读事务

2. 突发传输重组
   将多个小突发合并为单个大突发，减少地址通道开销：

   // 优化前：多次小突发 for(int i=0; i<16; i++) { dma_transfer(addr+i*64, 64); // 每次64字节 } // 优化后：单次大突发 dma_transfer(addr, 1024); // 单次1024字节

3. 数据宽度匹配
   PS端64位总线与PL端128位总线交互时，使用AXI Data Width Converter IP避免带宽浪费：

   create_ip -name axi_dwidth_converter -vendor xilinx.com -library ip \ -version 2.1 -module_name axi_width_conv set_property -dict [list \ CONFIG.SI_DATA_WIDTH.VALUE_SRC USER \ CONFIG.SI_DATA_WIDTH {64} \ CONFIG.MI_DATA_WIDTH {128} \ ] [get_ips axi_width_conv]

4. 调试技巧与常见问题

AXI协议问题往往表现为数据损坏、系统挂死等难以定位的现象。我们总结了一套有效的调试方法。

4.1 系统级调试工具链

1. Vivado ILA
   抓取AXI总线信号的标准方法：

   # 示例：插入ILA核 create_debug_core u_ila_0 ila set_property port_width 1 [get_debug_ports u_ila_0/clk] connect_debug_port u_ila_0/clk [get_nets ACLK] set_property port_width 1 [get_debug_ports u_ila_0/probe0] connect_debug_port u_ila_0/probe0 [get_nets AWVALID]

2. Xilinx AXI Protocol Checker
   自动检测协议违规：

   • VALID信号持续为高但无READY响应
   • 突发长度超过协议限制
   • WLAST信号缺失

3. 自定义断言检查
   在RTL中添加协议检查代码：

   // 检查WLAST在突发结束时置位 assert property ( @(posedge ACLK) disable iff (ARESETn == 1'b0) (AWVALID && AWREADY) |-> ##[1:16] (WVALID && WREADY && WLAST) ) else $error("WLAST not asserted at burst end");

4.2 典型问题解决方案

问题1：数据丢失
现象：PS写入PL的数据部分丢失
原因：WSTRB信号未正确配置，PL端忽略部分字节
解决：在Vivado IP配置中启用所有字节通道：

set_property CONFIG.C_HAS_WSTRB {1} [get_bd_cells axi_data_fifo]

问题2：系统死锁
现象：DMA传输中途挂起
原因：AXI Interconnect中未完成事务数超过设计容量
解决：调整Interconnect的仲裁参数：

问题3：性能波动
现象：相同数据传输时间差异达30%
原因：AXI Interconnect采用默认轮询仲裁
解决：启用QoS优先级设置：

set_property CONFIG.AR_QOS {15} [get_bd_cells axi_vdma] set_property CONFIG.AW_QOS {12} [get_bd_cells axi_vdma]

在完成一个基于AXI4的4K视频处理系统后，我们发现合理配置QoS优先级可以使最坏情况下的帧传输时间从33ms降低到25ms，这对于60fps的实时系统至关重要。这个优化点通常被大多数开发者忽视，却往往能带来意想不到的性能提升。