FPGA加速器设计：C2RTL分层方法与FIFO优化策略

1. FPGA加速器设计概述：从C语言到硬件实现的挑战与机遇

在当今嵌入式系统领域，FPGA加速器已经成为提升计算性能同时控制功耗的关键技术。传统单处理器架构在移动计算场景下面临着性能与功耗的双重压力，而硬件加速器虽然能效出色，却常常缺乏应对多样化应用的灵活性。这种矛盾催生了可配置硬件系统的快速发展，例如Intel推出的结合Atom处理器与FPGA的SoC产品。

C2RTL（C语言到寄存器传输级）设计流程的出现，正在重塑硬件开发范式。与手工编写RTL代码相比，C2RTL工具能够将设计抽象层级提升到C语言层面，带来几个数量级的生产力提升。这种高阶抽象特别适合现代SoC设计的几个关键特征：

• 嵌入式处理器的广泛使用
• 硅片容量的大幅增长
• 行为IP核的重用需求
• 硬件加速器的普及应用
• 日益紧迫的上市时间压力

在实际应用中，设计者已经成功使用C2RTL工具开发了多种应用，包括人脸检测、3G/4G无线通信和数字视频广播等，显著缩短了开发周期。然而，当处理大规模行为描述时，C2RTL工具生成的代码质量往往不及经验丰富的工程师手工设计的RTL代码。

关键认识：C2RTL工具在小规模代码转换上表现优异，但在处理复杂算法时会面临质量和效率的双重挑战。这正是分层式设计方法的价值所在。

2. 分层式C2RTL框架的核心架构

2.1 整体设计流程解析

我们提出的分层式C2RTL框架包含四个关键步骤，形成完整的硬件开发生命周期：

1. 功能划分：将大型C代码分割为适当大小的功能模块
2. 参数提取：使用C2RTL工具将每个功能转换为具有FIFO接口的硬件处理单元(PE)，并提取时序参数
3. 块级并行：确定需要并行化的PE及其并行度
4. FIFO互联：用适当大小的FIFO连接这些PE

这种分层方法相比传统的扁平化设计（将整个算法转换为单一模块）具有显著优势。以JPEG编码算法为例，扁平化实现需要42,475,202个时钟周期完成一次计算，最大时钟频率为69.74MHz；而分层方法仅需4,070,603个时钟周期，频率提升至74.2MHz，实现了10.43倍的性能加速和7.2%的频率提升。

2.2 模块化设计的优势与挑战

分层架构的核心价值在于它将复杂算法分解为多个小模块，通过FIFO进行连接。这种方法带来了三方面优势：

1. 编译效率：大型算法直接转换可能导致编译时间不可接受（千行代码可能需要数天）
2. 实现质量：小模块的综合结果通常比大模块质量更高
3. 设计灵活性：支持模块级复用和独立优化

然而，这种架构也引入了新的技术挑战：

1. FIFO容量确定：当前工具将FIFO容量决策留给用户，而这对系统性能和内存资源有重大影响
2. 处理速率匹配：模块间的速率不匹配会导致严重的性能下降
3. C程序划分：如何合理划分算法成为新的设计难题

3. FIFO优化策略：从经验猜测到精确计算

3.1 FIFO容量对性能的影响机制

FIFO在模块化设计中扮演着关键角色，其容量设置直接影响系统性能。我们的实验数据显示，在JPEG编码案例中，不同的FIFO大小会导致超过50%的性能差异。有趣的是，当FIFO大小超过某个阈值后，吞吐量将不再提升，而这个阈值因应用而异，从几位到几百位不等。

传统上，设计者通过RTL级仿真迭代确定FIFO大小，这种方法对于少量模块尚可接受，但在多模块情况下，探索空间会变得 prohibitively large。例如，考虑设计中有多个FIFO时，它们的最优容量可能相互影响，使得手工优化变得极其困难。

3.2 行为级仿真器的设计原理

我们开发的行为级仿真器通过建模PE的关键参数来快速确定最优FIFO容量，避免了耗时的RTL仿真。这些参数包括：

基于这些参数，仿真器可以快速评估不同FIFO配置下的系统性能，其核心算法采用二分搜索策略：

1. 初始化所有FIFO容量为足够大的值，获取理论最大吞吐量TH_obj
2. 对每个FIFO，在当前搜索范围内(Upper, Mid, Lower)调整容量
3. 通过系统级仿真评估当前配置的吞吐量TH_new
4. 根据TH_new与TH_obj的关系调整搜索范围
5. 当搜索范围收敛时，处理下一个FIFO

这种方法相比RTL仿真可以节省大量时间。例如，在FilterGroup案例中，使用ModelSim进行RTL仿真每次约需170秒，完整探索需要100分钟；而我们的行为级仿真可在几秒内完成优化。

4. 块级并行化技术：突破性能瓶颈

4.1 并行化架构设计

在分层设计中，不同模块间可能存在处理速率不匹配的情况。通过复制慢速模块（即块级并行），可以显著提升系统吞吐量。图1展示了JPEG解码器中IDCT模块并行化对系统吞吐量的影响。

图1：不同并行度下的系统吞吐量变化(JPEG解码器案例)

实现块级并行需要在原始PE基础上增加：

• 输入DEMUX：分配输入数据到各并行单元
• 输出MUX：收集各单元输出结果
• 简单控制器：协调各单元工作节奏

4.2 并行度优化算法

我们提出了一种系统级的并行度优化算法，其数学表述为：

给定设计约束(吞吐量TH_ref和面积A_ref)，确定每个PE_n的并行度P_n，使得总并行度最小：

minimize ΣP_n, ∀n∈[1,N]

约束条件：

1. 系统吞吐量TH_all≥ TH_ref
2. 总面积ΣÂ_n≤ A_ref

算法核心步骤如下：

1. 检查设计目标是否可达（将所有PE并行度设为最大值，评估极限性能）
2. 初始化所有P_n=1
3. 识别当前系统瓶颈（吞吐量最低的PE）
4. 增加瓶颈PE的并行度
5. 更新系统参数，重新评估吞吐量
6. 重复3-5直到满足设计约束

这种算法相比简单复制所有模块的方法更加高效。实验数据显示，在GSM案例中，我们的算法可以实现4倍性能提升，而面积开销仅为3倍；相比之下，全复制方法需要更大的面积才能达到相同性能。

5. 实际应用验证与性能分析

5.1 实验配置与基准测试

我们使用eXCite作为C2RTL工具，在Altera Cyclone II FPGA上实现了七种来自CHstone基准测试集的流式应用：

1. JPEG编码/解码：JPEG与BMP格式图像转换
2. AES加密/解密：高级加密标准算法
3. GSM：线性预测编码分析
4. ADPCM：自适应差分脉冲编码调制（语音压缩）
5. 滤波器组：包含两个FIR滤波器、FFT和IFFT模块

5.2 系统优化结果对比

表1比较了三种设计方法的性能表现（以时钟周期数衡量）：

BLP：块级并行

结果显示，分层方法无BLP时最高可获得10.43倍加速，而引入BLP后还能再获得最高5倍的额外加速。值得注意的是，BLP虽然会带来面积开销，但在现代FPGA逻辑资源日益丰富的背景下，这种权衡通常是可接受的。

5.3 内存资源优化

表2展示了FIFO优化带来的内存资源节省：

在ADPCM案例中，我们的优化策略实现了14.46倍的内存资源节省，充分证明了行为级仿真器的有效性。

6. 设计经验与实用技巧

6.1 FIFO优化实践要点

在实际项目中应用FIFO优化策略时，需要注意以下几点：

1. 接口类型识别：PE接口可分为两类，正确识别类型对参数提取至关重要

   • Type I：t_n= T_n（无空闲时间）
   • Type II：t_n< T_n（存在空闲阶段）

2. 初始容量设定：二分搜索前应设置足够大的初始值，确保可以覆盖最优解

3. 跨模块影响：优化时需考虑相邻FIFO的容量关联，避免局部最优

6.2 块级并行实施建议

实施块级并行时，我们总结了以下经验法则：

1. 瓶颈定位：优先并行化系统中最慢的PE（吞吐量最低）
2. 收益递减：当P_n≥ ⌈T_n/max{t_nⁱ,t_n^o}⌉时，继续增加并行度不会提升吞吐量
3. 面积权衡：根据FPGA剩余资源动态调整面积约束

6.3 调试与验证技巧

在项目实践中，我们发现了几个有用的调试技巧：

1. 波形分析：通过观察FIFO的full/empty信号变化，可以快速定位瓶颈
2. 参数检查：定期验证提取的PE参数是否与RTL仿真一致
3. 渐进式优化：先优化FIFO容量，再应用块级并行，最后进行整体微调

7. 技术局限性与未来方向

尽管分层C2RTL框架表现出色，但仍存在一些限制：

1. 代码划分依赖经验：目前划分过程需要人工参与，未来需要开发自动化工具
2. 反馈结构支持有限：当前框架对含反馈回路的设计支持不足
3. 参数提取精度：极端情况下行为级仿真与RTL结果可能存在微小差异

未来工作将集中在三个方向：

1. 开发智能C代码划分算法
2. 扩展框架支持更复杂的架构（含分支和反馈）
3. 将优化技术应用于更广泛的加速器设计场景

在实际工程应用中，我建议设计团队可以先从中等复杂度算法入手，逐步积累分层设计和优化经验，再应用到更复杂的项目中。同时，建立模块性能参数库，可以显著提升后续项目的开发效率。