从一篇1984年的JSSC论文出发，手把手拆解SAR ADC的核心工作原理
在模拟集成电路设计的殿堂里，1984年发表在JSSC上的《A Self-Calibrating 15 Bit CMOS A/D Converter》犹如一座里程碑。这篇论文不仅首次实现了15位精度的CMOS SAR ADC，更开创性地提出了片上自校准技术——这项创新直接影响了此后三十多年高性能ADC的发展路径。本文将带您穿越时空，以工程师的视角逐层解剖这个经典设计，揭示二进制权重电容阵列如何通过电荷重分配完成精确量化，以及自校准机制如何巧妙修正电容失配误差。对于真正希望理解SAR ADC底层运作机制的读者，这种"电路考古学"式的分析远比泛泛而谈的参数对比更有价值。
1. SAR ADC的时空坐标：为什么1984年的设计至今仍值得研究
在深亚微米工艺已成主流的今天，回望这个采用3μm CMOS工艺的设计似乎有些"复古"。但正是这种看似原始的电路结构，反而能让我们看清SAR ADC最本质的工作原理。该论文的三个突破点至今仍是教科书级范例：
- 二进制权重电容DAC阵列：用等比数列排列的电容实现电压分阶，这种结构后来演变为现代SAR ADC的基石
- 电荷重分配机制：通过开关切换改变电荷分布，避免了传统DAC的电流消耗问题
- 动态自校准技术：首次在片内集成校准RAM，解决了高精度ADC最头疼的元件失配问题
提示：现代SAR ADC的采样率已从当年的10kHz提升到数MHz，但核心架构仍延续着这篇论文的基本思想，只是通过时序优化、开关技术改进等方式提升速度。
下表对比了原始设计与现代演进的关键参数：
| 特性 | 1984年设计 | 现代改进 |
|---|---|---|
| 工艺节点 | 3μm CMOS | 28nm/16nm FinFET |
| 校准方式 | 后台周期性校准 | 前台一次校准+后台跟踪 |
| 采样率 | 10kHz | 1-10MHz |
| 功耗效率(FoM) | >1pJ/conv-step | <10fJ/conv-step |
| 电容阵列结构 | 纯二进制权重 | 分段式+温度计编码 |
2. 二进制权重电容阵列：模拟量化的数学之美
论文中的16位DAC阵列（实际有效位15位）展现了一种优雅的数学映射。让我们用现代视角重新解读这个经典结构：
// 电容阵列的数学表达（以4bit简化版为例） C_total = C + C/2 + C/4 + C/8 + C_dummy // C_dummy用于保证总电容为2^n这个等比数列结构的神奇之处在于：当切换第n位电容的下极板从地到Vref时，上极板电压变化刚好对应1/2^(n+1) Vref。这种特性使得逐次逼近过程天然匹配二分搜索算法。具体工作流程可分为三个阶段：
采样阶段：
- 所有电容上极板接Vcm（共模电压）
- 下极板接Vin（输入电压）
- 存储电荷：Q = C_total × (Vcm - Vin)
保持阶段：
- 断开输入，上极板悬空（电荷守恒）
- 所有下极板接地
- 上极板电压变为：Vx = Vcm - Vin
逐次逼近阶段：
- 从MSB开始，依次将电容下极板切到Vref
- 每次切换后比较器判断Vx与Vcm关系
- 根据比较结果决定该位数字输出（1或0）
电荷重分配过程的数学本质可以通过以下方程描述：
Vx = Vcm - Vin + (b0×C + b1×C/2 + ... + bn×C/2^n) × Vref / C_total其中b0...bn为数字输出位（1或0）。这种将模拟量转化为权重和的形式，正是ADC最核心的量化思想。
3. 自校准技术：突破工艺限制的智慧
在3μm工艺下实现15位精度（线性度>90dB）面临巨大挑战——电容匹配误差通常只能做到0.1%级别，远不能满足要求。论文提出的校准方案堪称神来之笔：
校准流程关键步骤：
- 在校准周期，将电容阵列配置为特定测试模式
- 用辅助DAC注入已知电压，测量每个电容的实际权重
- 将误差系数存储在片内RAM中
- 正常工作时，用存储值补偿电容失配
这种方案的精妙之处在于：
- 将工艺限制转化为可校准的系统误差
- 校准在后台运行，不影响正常转换
- RAM存储的误差系数可随温度变化自动更新
校准后的电容误差贡献可以表示为：
ΔVn = (ΔCn/C_total) × (Vref/2^n) × Dn其中ΔCn是第n位电容的误差值，Dn为数字输出位。通过校准RAM存储的补偿系数，系统能自动抵消这部分误差。
4. 比较器设计：决定精度的隐形冠军
虽然论文中比较器电路只占很小篇幅，但其噪声和失调特性实际决定了整个ADC的精度下限。这个设计中比较器的几个关键特点：
- 动态锁存结构：通过正反馈快速完成电压比较
- 自动调零技术：消除输入对管失配的影响
- 时钟控制时序：精确控制预放大和锁存阶段
现代SAR ADC比较器的发展主要围绕：
- 噪声优化：采用chopping技术抑制1/f噪声
- 速度提升：通过regeneration时间优化实现ns级判决
- 功耗降低：动态比较器取代静态运放结构
5. 从经典设计到现代演进：技术脉络的延续与突破
这篇论文的影响远不止于其技术指标，更重要的是确立了SAR ADC的基本范式。当今前沿技术如：
- 分段电容阵列：解决高位数时单位电容过小的问题
- 异步时序控制：消除同步时钟带来的速度限制
- 噪声整形技术：通过反馈提升有效分辨率
都可以看作是对原始设计的延伸和发展。在最近ISSCC上报道的28nm 12bit 50MS/s SAR ADC中，我们依然能看到：
- 二进制权重电容阵列的变种
- 改进型电荷重分配开关方案
- 更智能的背景校准算法
真正经典的设计就像优秀的基因，会在技术演进中不断传承和优化。这也是为什么三十多年后，我们仍需认真研读这些开创性论文——它们不仅告诉我们技术从哪里来，更提示着未来可能的发展方向。
