手把手教你用Vitis和Vivado搞定ZYNQ的PS与PL数据交换（AXI4-Lite实战）-程序员充电站

从零构建ZYNQ软硬件协同系统：AXI4-Lite通信全流程拆解

在嵌入式系统开发领域，ZYNQ系列SoC因其独特的ARM处理器(PS)与FPGA(PL)协同架构而广受青睐。但对于初学者而言，如何实现PS与PL之间的高效数据交互往往成为第一个技术门槛。本文将彻底拆解AXI4-Lite协议在ZYNQ平台上的实现全流程，从IP核定制到硬件验证，手把手带你跨越理论与实践之间的鸿沟。

1. 环境搭建与项目初始化

在开始AXI4-Lite通信开发前，需要确保开发环境配置正确。推荐使用Vivado 2022.2及以上版本配合Vitis统一开发平台，这两个工具链构成了Xilinx（现AMD）官方推荐的完整开发套件。

开发环境检查清单：

Vivado Design Suite（需包含Vitis组件）
对应ZYNQ开发板的Board Support Package
USB-JTAG调试器（如Digilent HS系列）
终端串口工具（Tera Term或Putty）

创建新项目时，需特别注意器件型号的选择。以常见的ZYNQ-7000系列为例，在Vivado启动界面选择"Create Project"后，应准确匹配开发板上的具体型号（如xc7z020clg400-1）。错误的选择可能导致后续IP核无法正确生成。

提示：建议在项目根目录下建立清晰的文件夹结构，例如：
/project /vivado # Vivado工程文件 /vitis # Vitis工作空间 /ip_repo # 自定义IP存储库

2. 创建自定义AXI4-Lite IP核

AXI4-Lite是AXI4协议的简化版本，专为低延迟、低复杂度的寄存器级通信设计。在Vivado中创建自定义IP核时，需要理解每个配置参数的实际意义。

2.1 IP核参数详解

通过"Tools → Create and Package New IP"启动向导时，关键配置项包括：

参数项	推荐值	技术含义
Interface Type	AXI4-Lite	选择轻量级总线协议
Interface Mode	Slave	PL端作为从设备
Data Width	32-bit	与ZYNQ PS端总线对齐
Number of Registers	4	AXI4-Lite最小要求

寄存器数量设为4并非随意决定，而是AXI4-Lite协议规范要求的最小实现单元。即使实际只使用其中2个寄存器（如slv_reg0写控制、slv_reg1读数据），也必须保留完整的4寄存器空间以满足地址对齐要求。

2.2 添加用户逻辑接口

在IP编辑器中扩展自定义端口是连接PL逻辑的关键步骤。例如需要添加：

// 用户自定义端口示例 output wire [31:0] pl_data_out, // PL向PS发送数据 input wire [31:0] ps_data_in // PS向PL发送数据

对应的Verilog代码修改主要集中在两个部分：

在axi_lite_test.v顶部端口声明处添加新信号
在axi_lite_test_S_AXI.v中实现寄存器映射逻辑：

// 将PS写入值传递到PL逻辑 assign pl_data_out = slv_reg0; // 将PL输入值赋给PS可读寄存器 assign slv_reg1 = ps_data_in;

注意：每次修改IP核后，必须执行"Package IP → Re-Package IP"操作，否则Block Design中的实例不会更新。

3. 构建硬件系统

完成IP核定制后，需要在Block Design中搭建完整的硬件系统。这个阶段最容易出现连接错误和地址冲突问题。

3.1 Block Design连接规范

添加ZYNQ Processing System IP核，运行"Run Block Automation"完成基本配置
从IP Catalog添加刚创建的自定义AXI4-Lite IP
使用"Run Connection Automation"自动连接时钟、复位和AXI总线

关键检查点：

AXI总线必须连接到ZYNQ的GP从端口
确保所有IP核使用相同的时钟源（通常为FCLK_CLK0）
自定义端口应导出为外部引脚（Create Port）

3.2 地址映射与约束文件

生成Bitstream前，必须确认地址分配合理。在Address Editor标签页中：

自定义IP的地址范围通常为64KB（0x0000_0000 - 0x0000_FFFF）
避免与其他外设（如DDR控制器）地址重叠

对应的XDC约束文件示例：

set_property PACKAGE_PIN T18 [get_ports pl_data_out[0]] set_property IOSTANDARD LVCMOS33 [get_ports pl_data_out*]

4. 软件端驱动开发

硬件设计验证通过后，需要切换到Vitis环境进行PS端软件开发。这个阶段的核心是正确操作AXI寄存器。

4.1 工程配置要点

使用"Export Hardware"生成包含PS配置的XSA文件
在Vitis中创建Application Project时选择：
- 目标硬件平台（导入XSA）
- 空白C工程模板
- 对应处理器（通常为ps7_cortexa9_0）

4.2 寄存器操作实战

在main.c中实现完整的读写流程：

#include "xparameters.h" #include "axi_lite_test.h" #define AXI_BASEADDR XPAR_AXI_LITE_TEST_0_S_AXI_BASEADDR #define CTRL_REG 0 // slv_reg0偏移量 #define DATA_REG 4 // slv_reg1偏移量（字节地址） int main() { // 向PL发送控制信号 AXI_LITE_TEST_mWriteReg(AXI_BASEADDR, CTRL_REG, 0x55AA); // 从PL读取处理结果 u32 pl_response = AXI_LITE_TEST_mReadReg(AXI_BASEADDR, DATA_REG); xil_printf("PL响应数据: 0x%08x\r\n", pl_response); return 0; }

调试时常见的三个陷阱：

地址对齐错误：AXI4-Lite要求32位对齐，偏移量必须是4的倍数
位宽不匹配：PS端写入32位数据，但PL可能只使用低8位
缓存一致性问题：在BSP中确保启用ACP端口或手动刷新缓存

5. 系统级调试技巧

当硬件和软件分别验证通过后，系统联调阶段需要综合运用多种调试手段。

5.1 信号探测方法

ILA核调试：在Vivado中添加Integrated Logic Analyzer，捕获AXI总线信号

create_debug_core u_ila_0 ila set_property ALL_PROBE_SAME_MU true [get_debug_cores u_ila_0]

Vitis逻辑分析仪：通过SDK Terminal观察PS端打印信息
示波器验证：检查实际引脚电平变化

5.2 典型故障排除

现象	可能原因	解决方案
PS读取全零	PL未更新寄存器	检查PL端组合逻辑时序
数据位错误	位序不匹配	核对约束文件中的引脚分配
系统死机	地址冲突	检查Address Editor中的映射范围

在实际项目中，AXI4-Lite通信延迟通常在10-20个时钟周期。若需要更高性能，可考虑升级到AXI4-Stream协议。但AXI4-Lite因其简单可靠，仍然是控制寄存器交互的首选方案。