一文快速搞懂I2C测试原理和测试方法-程序员充电站

1. I2C概述

I2C（Inter-Integrated Circuit），中文应该叫集成电路总线，它是一种串行通信总线，使用多主从架构，是由飞利浦公司在1980年代初设计的，方便了主板、嵌入式系统或手机与周边设备组件之间的通讯。由于其简单性，它被广泛用于微控制器与传感器阵列，显示器，IoT设备，EEPROM等之间的通信。

I2C总线支持任何IC生产过程（NMOS、CMOS、双极性）。两线串行数据（SDA）和串行时钟（SCL）线存在连接到总线的器件间传递信息。每个器件都有唯一的地址识别（无论是微控制器、LCD驱动器、存储器或者键盘接口），而且都可以作为一个发送器或接收器（由器件的功能决定）。

2. I2C速率

模式名称	缩写	最大速率	方向/ACK	典型上拉电阻	总线电容	常用场景
标准模式	Sm	100 kbps	双向 / 有 ACK	10kΩ	<400pF	EEPROM、RTC、普通传感器
快速模式	Fm	400 kbps	双向 / 有 ACK	4.7kΩ~10kΩ	<400pF	陀螺仪、触摸屏、音频Codec
快速增强模式	Fm+	1 Mbps	双向 / 有 ACK	1kΩ~2.2kΩ	<550pF	短距离高速外设、板间通信
高速模式	Hs	3.4 Mbps	双向 / 有 ACK	需主动上拉	<100pF	图像传感器、高速ADC
超高速模式	UFm	5 Mbps	单向写 / 无 ACK	无严格要求	短走线	显示屏、LED 驱动

3. I2C电气特性

I2C使用开漏 (Open-Drain) 或开集 (Open-Collector) 输出，并在同一条线路上配合输入缓冲器，这使得单条数据线可以实现双向数据流。

3.1. 开漏输出实现全双工通信

“开漏”是指一种输出结构，它既可以将总线拉低到特定电压（通常为接地），也可以“释放”总线让其通过上拉电阻（Rpu）被拉高。

总线被释放时：由上拉电阻负责将总线电压拉升至电源轨（VCC）。
安全机制：由于没有设备可以强制将线路驱动为高电平（只能被电阻拉高），因此总线永远不会出现“短路”通信故障（即一个设备试图发送高电平，而另一个发送低电平，导致电源对地短路）。
多主机仲裁：规定，如果多主机环境中的某个主机试图发送高电平，但检测到线路为低电平（被另一个设备拉低），它必须停止通信，因为此时总线正被占用。这种灵活性是推挽（Push-pull）接口所不具备的。

设备通过激活下拉 FET 来将总线接地（拉低），或通过关闭 FET 呈现高阻态（释放总线），让上拉电阻将电压抬高。没有任何设备可以主动将总线保持在高电平，这是实现双向通信的关键。

当逻辑电路希望传输“低电平”时，它会激活下拉 FET，提供对地短路，从而将线路拉低。

2. 当主机或从机希望传输“高电平”时，它只能通过关闭下拉 FET 来释放总线。此时总线处于浮空状态，上拉电阻会将电压拉至电源轨，这被解释为高电平。

3.2. I2C上拉电阻

I2C总线接上拉电阻主要原因如下：

实现信号的稳定：I2C 协议采用开漏输出（Open Drain）的方式。在这种方式下，器件输出低电平时有效，输出高电平时是高阻态。接上拉电阻可以将处于高阻态的线路拉至高电平，从而保证在没有设备驱动线路为低电平时，线路能够保持稳定的高电平状态。
增强驱动能力：当多个设备连接到 I2C总线上时，总线的负载会增加。上拉电阻能够提供一定的电流驱动能力，确保信号在总线上的有效传输，避免因负载过重导致信号失真或不稳定。
保证空闲状态：在I2C总线空闲时，即没有设备进行通信时上拉电阻可以将 SDA和 SCL 线保持在高电平，为下--次通信做好准备。

提高干扰能力：合适的上拉电阻可以提高总线的抗干扰性能，减少外部噪声对信号的影响，增强系统的可靠性。上拉电阻越大，波形上升沿会变缓，一定程度会影响IIC的时序，可能会出现误码。上拉电阻也不能太小,如果太小了，当IIC引脚输出低电平时，灌进芯片IIC引脚的电流会变大，可能会使IIC信号线的低电平变大，同时I0口电流过大还可能烧坏芯片。

4. I2C 数据传输方式

I2C 是半双工、同步、串行通信总线，仅两根线：

SCL：时钟线（主设备输出时钟）
SDA：数据线（双向收发，开漏输出、上拉电阻）

1. 核心传输基础

总线架构：一主多从 / 多主多从

电平逻辑：

总线空闲：SCL、SDA 均为高电平

数据采样：SCL 高电平期间，SDA 保持稳定

数据切换：SCL 低电平期间，SDA 允许电平翻转

2. 传输单位：以 1 Byte（8bit）为单位，高位先行（MSB 先传），每1字节后跟1位应答位(ACK/NACK)

5. I2C协议

I2C通信由空闲状态、起始条件、地址位、读写标志位、应答位、数据位、停止条件组成。

起始和停止条件（START/STOP）

当总线上有传输需求时，主设备需要产生一个起始条件——SCL为高电平时，SDA由高电平变为低电平（下降沿），标志传输开始。在START条件之后，总线被视为繁忙。
当所有数据都传输完成时，主设备需要产生一个停止条件——SCL为高电平时，SDA由低电平变为高电平（上升沿），标志传输结束。在STOP条件之后，总线被视为空闲。

2. 应答信号：

接收数据的 IC 在接收到 8bit 数据后，向发送数据的 IC 发出特定的低电平脉冲，表示已收到数据。 CPU 向受控单元发出一个信号后，等待受控单元发出一个应答信号， CPU 接收到应答信号后，根据实际情况作出是否继续传递信号的判断。若未收到应答信号，由判断为受控单元出现故障。这些信号中，起始信号是必需的，结束信号和应答信号，都可以不要。

3. 数据有效性

I2C总线是单工，因此同一时刻数据只有一个流向，因此采样有效时钟也是单一的，是在SCL时钟的高电平采样数据。
I2C总线上SDA数据在SCL时钟低电平是可以发生变化，但是在时钟高电平时必须稳定，以便主从设备根据时钟采样数据。

4. 数据空闲

在起始条件产生后，总线处于忙状态，由本次数据传输的主从设备独占，其他I2C器件无法访问总线;而在停止条件产生后，本次数据传输的主从设备将释放总线，总线再次处于空闲状态。

5. I2C地址

I2C 的读写地址，本质是 7位设备地址 + 1位读写控制位组合成的 8位字节，在地址及数据方式上，I2C 设备地址支持 7 位或 10 位，其中 7 位地址应用更广泛；

读数据（R，从机→主机）时，主机会释放对 SDA 信号线的控制，由从机控制 SDA，主机接收信号；
写数据（W，主机→从机）时，SDA 由主机控制，从机接收信号。

6. I2C电气参数

6.1. 通用类电气参数

参数名称	参数值	备注
总线输出结构	开漏/开集输出	需外接上拉电阻
低电平输入电压最大值（VIL(max)）	0.3×VDD	取0.3×VDD与1.5V中较大值
高电平输入电压最小值（VIH(min)）	0.7×VDD	取0.7×VDD与3.0V中较小值
低电平输出电压最大值（VOL(max)）	0.4V	-
引脚漏电流	±10μA	-
总线电平逻辑	0V代表低电平，VDD代表高电平	-

6.2. 各速率模式时序电气参数

参数类型	参数符号	标准模式（Sm）100kbps	快速模式（Fm）400kbps	快速增强模式（Fm+）1Mbps	高速模式（Hs）3.4Mbps	超快速模式（UFm）5Mbps
时钟频率	fSCL(max)	100kHz	400kHz	1MHz	3.4MHz	5MHz
最大总线电容	Cb(max)	400pF	400pF	550pF	100-400pF	100pF
上升时间	tr(max)	1000ns	300ns	120ns	40-80ns	20ns
下降时间	tf(max)	300ns	300ns	300ns	40-80ns	20ns
低电平驱动电流	IOL(min)	3mA	3mA	20mA	3mA/30mA	20mA
时钟低电平时间	tLOW	≥4.7μs	≥1.3μs	≥0.5μs	≥160ns	-
时钟高电平时间	tHIGH	≥4.0μs	≥0.6μs	≥0.26μs	≥60ns	-
数据建立时间	tSU;DAT	≥250ns	≥100ns	≥50ns	≥10ns	-
数据保持时间	tHD;DAT	≥0ns	≥0ns	≥0ns	≥10ns	-
起始位建立时间	tSU;STA	≥4.7μs	≥0.6μs	≥0.26μs	≥160ns	-
停止位建立时间	tSU;STO	≥4.0μs	≥0.6μs	≥0.26μs	≥160ns	-
模式特性	-	双向通信、支持时钟拉伸	双向通信、支持时钟拉伸	双向通信、支持时钟拉伸	双向通信、需专用上拉	单向通信、无ACK、无时钟拉伸

6.3. 上拉电阻参考选型

工作电压	标准模式/快速模式	快速增强模式	高速模式
5V	4.7kΩ	1-2kΩ	专用电流源上拉
3.3V	2.4kΩ	1-1.5kΩ	专用电流源上拉

7. 常见I2C问题排查

常见波形不良现象：

上升沿过慢：上拉过大、走线太长、电容超标
波形过冲/振铃：无限流、走线串扰、缺少RC滤波
高低电平畸形：电源噪声、地弹、PWM/开关电源串扰
低电平抬升：上拉过小、灌电流不足、IO驱动能力弱

现象	根因	解决措施
全NACK无应答	上拉缺失、从机未上电、地址错误、接线反接	补配上拉、核对7/10位地址、检查供电
低速正常、高速不通	上升沿过慢、总线电容超标、时序不满足	减小上拉电阻、缩短走线、降速或优化时序
偶发断连、随机丢包	电源纹波、地弹、串扰、走线分支过长	SDA/SCL远离大功率走线、单点共地
长时间运行卡死	SDA死锁拉低、未发停止位、时钟拉伸未处理	增加9个SCL时钟总线复位、软件容错
波形过冲振铃	阻抗不匹配、无阻尼、布线串扰	增加小RC滤波、缩短高速I2C走线