5.【Verilog】Verilog 延迟模型-程序员充电站

第一步：分析与整理Verilog 延迟模型

1. 延迟模型的背景与目的

功能仿真 vs 时序仿真：之前的仿真忽略延迟，只验证逻辑功能。实际电路中逻辑门和互连线都有延迟，必须检查设计是否满足时序约束。
时序仿真：向元件或路径中加入实际延迟信息，通过仿真验证时序。
静态时序分析（STA）：另一种时序验证技术，不关心逻辑功能，只分析时序路径是否违例。速度快但忽略异步问题。
推荐方法：STA + 时序仿真，两者互补。

2. 三种延迟模型

2.1 分布延迟（Distributed Delay）

定义：将延迟分散到每个独立元件（门、线）上，不同路径延时不同。
Verilog 实现：
- 方法1：门级例化时直接指定延迟。
- 方法2：使用assign #delay连续赋值语句。

示例（4输入与门）：

// 门级例化 module and4(output out, input a, b, c, d); wire an1, an2; and #1 (an1, a, b); and #2 (an2, c, d); and #1.5 (out, an1, an2); endmodule // 连续赋值 module and4(output out, input a, b, c, d); wire an1, an2; assign #1 an1 = a & b; assign #2 an2 = c & d; assign #1.5 out = an1 & an2; endmodule

2.2 集总延迟（Lumped Delay）

定义：将所有路径的累计延迟集中到最后一个门单元上。若不同路径延迟不同，则取最大值作为最终门单元的延迟。
Verilog 实现：中间门不加延迟，只在最后输出级门上加最大延迟。

示例（将上述分布延迟改为集总）：

module and4(output out, input a, b, c, d); wire an1, an2; and (an1, a, b); and (an2, c, d); and #3.5 (out, an1, an2); // 取 (1+1.5=2.5) 与 (2+1.5=3.5) 的最大值 3.5 endmodule

2.3 路径延迟（Path Delay）

定义：为每个输入引脚到每个输出引脚的所有路径单独指定延迟。
Verilog 实现：使用specify ... endspecify块。

示例：

module and4(output out, input a, b, c, d); specify (a => out) = 2.5; (b => out) = 2.5; (c => out) = 3.5; (d => out) = 3.5; endspecify wire an1, an2; and (an1, a, b); and (an2, c, d); and (out, an1, an2); endmodule

3. 三种延迟模型比较

模型	优点	缺点	适用场景
分布延迟	直观，可描述不同单元不同延迟	无法描述同一单元不同引脚的不同延迟，大型设计复杂	小规模、教学
集总延迟	简单，模型容易写	精度低，无法区分不同路径延迟	非常简单的估算
路径延迟	精确，可描述引脚到引脚的延迟，模块内部变化不影响外部说明	需要较多信息，但库文件已提供	标准单元库、数据手册、大型设计

结论：大多数逻辑门单元库以路径延迟方式提供信息，设计者只需关注输入到输出引脚的延迟，无需关心内部实现。

第二步：费曼教学法 – 通俗讲解延迟模型

作为验证工程师。今天的话题是延迟模型—— 从“理想世界”走进“真实世界”的桥梁。我会先用生活比喻让你秒懂三种模型，然后告诉你在工作中到底怎么用。

一、为什么要有延迟模型？—— 告别“瞬间移动”

想象你是一个物流公司的调度员。之前你们做“功能仿真”，假设所有货物从仓库到客户是瞬间送达（零延迟）。这当然能验证“货物是否配对”，但实际运输需要时间——有的路近（短延迟），有的路远（长延迟）。如果你不加入时间信息，客户永远不知道几点能收到货。

时序仿真就是给每个货物运输加上时间戳，检查是否能在承诺时间内送到。
STA是另一种方法：不关心货物是什么，只计算所有路线的最长/最短时间，快速找出可能迟到的订单。

在实际芯片设计中，我们通常STA + 时序仿真结合使用。今天重点讲时序仿真中的三种延迟模型。

二、三种延迟模型的“快递比喻”

1. 分布延迟 —— 每一段路都单独计时

你去寄一个包裹：从 A 到 B 需要 1 小时，B 到 C 需要 2 小时，C 到 D 需要 1.5 小时。你给每一段路分别标上时间。

Verilog 实现：每个门单独加#delay。

优点：非常精细，可以模拟不同路径的不同延迟。
缺点：如果包裹要经过 100 个中转站，你就要写 100 个时间，累死人。

工作中什么时候用？
几乎不用。只有教学或极简小电路才会手写。

2. 集总延迟 —— 只算最后一棒的时间

你不管中间中转花多少时间，只算“从第一个网点到最后一个网点”的总时间，然后把这总时间贴在最后一个送货员身上。比如 A→B 1h，B→C 2h，C→D 1.5h，总时间 4.5h，你就告诉 D 点的送货员：“你的派送延迟是 4.5 小时”。

Verilog 实现：中间门不加延迟，只在最后输出门上加最大路径延迟。

注意：如果有两条路径到达同一个输出门，一条总时间 2.5h，另一条 3.5h，你只能取最大的 3.5h。这会导致短路径的仿真结果过于悲观（明明可以早到，却被模拟成晚到）。

优点：模型简单，代码少。
缺点：不精确，可能掩盖短路径的时序问题（比如保持时间违例）。

工作中：基本不用，但理解它对理解时序分析有帮助。

3. 路径延迟 —— 每一条“起点→终点”路线分别给时间

你列出所有可能的起点和终点组合：

从 A 到最终输出 → 2.5 小时
从 B 到最终输出 → 2.5 小时
从 C 到最终输出 → 3.5 小时
从 D 到最终输出 → 3.5 小时

Verilog 实现：specify块内用(input => output) = delay描述。

优点：

精确：每个输入引脚到输出引脚都有独立延迟。
模块内逻辑改变（比如从与门改成与非门），只要输入输出延迟不变，上层调用者无需修改。
标准单元库和数据手册通常都是这种格式。

缺点：需要较多描述，但标准单元库已经帮你写好了，你直接调用即可。

三、三种模型的代码对比（以 4 输入与门为例）

模型	代码片段	关键特征
分布延迟	`and #1 (an1, a, b); and #2 (an2, c, d); and #1.5 (out, an1, an2);`	每个门单独延时
集总延迟	`and (an1, a, b); and (an2, c, d); and #3.5 (out, an1, an2);`	只在最后门加最大值
路径延迟	`specify (a=>out)=2.5; (b=>out)=2.5; (c=>out)=3.5; (d=>out)=3.5; endspecify`	specify块内描述引脚到引脚

四、验证工程师的核心关注点

4.1 何时使用哪种模型？

写 RTL 功能仿真：不加任何延迟（零延迟模型）。
门级网表仿真（GLS）：使用路径延迟，因为综合后的网表会反标标准单元库中的延迟信息（通常通过 SDF 文件）。
自定义行为模型：如果需要模拟一个 IP 的输入输出延迟，可以手写specify块。

4.2 为什么路径延迟是主流？

因为标准单元库（如 TSMC 28nm）提供的 Verilog 模型内部就是specify块。例如一个 DFF 的模型：

specify (posedge CK => Q) = (0.12, 0.10); // 上升延迟0.12，下降0.10 (negedge CK => Q) = (0.11, 0.09); $setup(D, posedge CK, 0.05); $hold(posedge CK, D, 0.02); endspecify

这些数据由晶圆厂提供，你直接使用即可。

4.3 工作中如何学习与应用？

步骤1：理解概念，能读懂三种模型
你不必手写复杂的路径延迟，但必须能看懂标准单元库中的specify块。

步骤2：跑一次含 SDF 反标的门级仿真
典型流程：

vlog +delay_mode_path my_design.v gate_library.v vsim -sdfmax /top/inst = design.sdf testbench

观察波形中信号相对于时钟的延迟，理解$setup/$hold违例时的x传播。

步骤3：自己动手写一个简单模块的路径延迟
例如一个 2 输入与非门：

module nand2 (Y, A, B); output Y; input A, B; specify (A => Y) = 0.2; (B => Y) = 0.2; endspecify nand (Y, A, B); endmodule

然后在 testbench 中例化它，通过$display观察延迟效果。

步骤4：对比分布延迟与路径延迟的仿真差异
创建一个有两条路径的电路（例如两个与门汇聚到一个或门），对分布延迟和路径延迟分别仿真，观察一个输入变化到输出变化的时刻，加深理解。

五、常见误区和调试技巧

误区	后果	正确做法
在 RTL 中乱加`#delay`	不可综合，且可能导致仿真与综合后网表行为不一致	RTL 功能仿真用零延迟
以为集总延迟能完全代表路径延迟	忽略短路径，可能掩盖保持时间违例	门级仿真必须用路径延迟 + SDF
手写路径延迟时忘了写所有路径	某些输入组合下输出可能不更新	检查 specify 块是否覆盖所有 input→output 组合
`specify`内的延迟值超过时钟周期	时序违例，但仿真可能不自动报错	配合`$setup`/`$hold`系统任务做检查

一个真实案例：
有一次我做门级仿真，发现一个计数器在时钟沿后很久才更新，导致下一级建立时间违例。打开标准单元库的 Verilog 模型，看到 DFF 的CK => Q路径延迟为 0.25ns，而我的时钟周期只有 2ns，看起来没问题。进一步检查发现，该 DFF 的复位引脚有特殊的恢复时间要求，而我没有在specify中检查$recovery。加上之后仿真立即报错，发现复位信号撤除时间离时钟沿太近。教训：路径延迟不只包含传播延迟，还包含时序检查（setup/hold/recovery等）。