本科生也能“造”CPU：手把手实现一个32位RISC-V ALU
你有没有想过，一台计算机最核心的“大脑”——处理器，其实可以从零开始自己设计？听起来像是芯片大厂工程师才做的事，但事实上，只要你是计算机专业的大二、大三学生，掌握数字逻辑和Verilog基础后，就能动手实现一个真正的RISC-V处理器核心部件：算术逻辑单元（ALU）。
这不仅是课程设计作业，更是一次从指令到硬件的完整穿越。本文就带你一步步构建一个完整的32位RISC-V ALU模块，代码可综合、功能全覆盖、调试有方法，真正落地为FPGA上跑得起来的设计。
为什么选 RISC-V？它比 MIPS 强在哪？
很多学校的组成原理课还在讲MIPS，毕竟它的结构规整、教学资料丰富。但时代变了——RISC-V 正在快速取代 MIPS 成为新一代教学标准。
原因很简单：
- ✅完全开源免费：没有授权费，随便用、随便改；
- ✅精简而现代：指令编码清晰，控制信号容易推导；
- ✅贴近产业实际：平头哥、阿里、SiFive 都在做 RISC-V 芯片；
- ✅社区生态活跃：GitHub 上一堆参考设计、仿真平台可以直接拿来学。
更重要的是，RISC-V 的 RV32I 基础整数指令集只定义了47条指令，其中涉及 ALU 操作的也就七八种，非常适合本科生练手。
🎯 小贴士：如果你之前学过 MIPS ALU 设计，会发现两者数据通路几乎一样。所以这次我们不叫“RISC-V vs MIPS”，而是融合二者的设计思想，打造一个通用性强的教学级 ALU 模块。
RV32I 指令集要求：ALU 到底要支持哪些功能？
别一上来就写代码，先搞清楚任务需求。我们的目标是支持RV32I 中所有需要 ALU 参与的指令。这些指令决定了你要在硬件里实现哪些运算。
| 指令 | 功能 | 对应 ALU 操作 |
|---|---|---|
add,addi | 加法 | ADD |
sub | 减法 | SUB |
and,andi | 按位与 | AND |
or,ori | 按位或 | OR |
xor,xori | 异或 | XOR |
sll,slli | 逻辑左移 | SLL |
srl,srli | 逻辑右移 | SRL |
sra,srai | 算术右移 | SRA |
slt,slti | 有符号比较（小于则置1） | SLT |
sltu,sltiu | 无符号比较 | SLTU（本文暂不展开） |
看到没？总共也就7 类基本操作，但细节坑不少：
- 减法其实是加法器实现的（
a - b = a + (~b) + 1） - 移位操作的位数来自
b[4:0]，不能直接用整个32位 SRA要保持符号位扩展，必须用$signed和>>>SLT是个特殊操作：结果不是 a-b，而是根据比较结果输出 0 或 1
这些都会直接影响你的 Verilog 实现方式。
ALU 内部怎么搭？一张图看懂数据通路
别急着敲代码，先画出 ALU 的内部结构框架。虽然最终我们会用case语句在一个always_comb块里完成所有功能，但从模块化角度理解更有助于调试。
典型的32位 ALU 包含以下几个子单元：
+---------------------+ | 控制信号 | | alu_ctrl[3:0] | +----------+----------+ | +--------------------v--------------------+ | 多路选择器 MUX | | (选择最终输出哪个结果) | +--------------------+--------------------+ | +--------+------+-------+--------+---------+ | | | | | [AND] [OR] [XOR] [Shifter] [Adder/Subtractor] (SLL/SRL/SRA) (ADD/SUB/SLT)输入是两个32位操作数a和b，控制信号alu_ctrl决定走哪条路径，最后通过 MUX 输出result。
状态标志呢？比如零标志zero，它不在 ALU 内部计算，而是由外部判断result == 0得到，用于beq/bne分支指令。
核心寄存器映射表：alu_ctrl 到底怎么编？
这是最关键的一步：如何把指令翻译成 ALU 能识别的控制信号？
我们引入一个4位的控制码alu_ctrl[3:0]，由控制器根据opcode和funct3/funct7字段译码生成。
下面是常用指令对应的控制信号映射表（你可以根据自己设计的控制器调整）：
| alu_ctrl | 操作 | 典型指令 |
|---|---|---|
| 4’b0000 | AND | and,andi |
| 4’b0001 | OR | or,ori |
| 4’b0010 | ADD | add,addi,lw,sw |
| 4’b0110 | SUB | sub,beq,bne |
| 4’b0011 | XOR | xor,xori |
| 4’b0100 | SLL | sll,slli |
| 4’b0101 | SRL/SRA | srl,sra,srli,srai |
| 4’b1000 | SLT | slt,slti |
注意：
-SUB和SLT都要用减法逻辑；
-SRL和SRA共享同一个alu_ctrl编码，靠funct7[5]或额外控制位区分；
- 所有立即数指令（如addi）中的立即数已经在前级扩展好，传给 ALU 的就是b输入。
Verilog 实现：写出可综合、可仿真的 ALU 模块
好了，终于到代码环节。下面是一个经过验证、可在 Vivado/Quartus 上综合的完整 ALU 实现。
// 文件名：riscv_alu.sv // 功能：32位 RISC-V ALU 实现（支持 RV32I 主要指令） module riscv_alu ( input logic [31:0] a, input logic [31:0] b, input logic [3:0] alu_ctrl, output logic [31:0] result, output logic zero ); logic [31:0] alu_out; always_comb begin case (alu_ctrl) 4'b0000: alu_out = a & b; // AND 4'b0001: alu_out = a | b; // OR 4'b0010: alu_out = a + b; // ADD 4'b0110: alu_out = a - b; // SUB 4'b0011: alu_out = a ^ b; // XOR 4'b0100: alu_out = a << b[4:0]; // SLL (shift left logical) 4'b0101: if (b[5]) // funct7[5] == 1 → SRA alu_out = $signed(a) >>> b[4:0]; else alu_out = a >> b[4:0]; // SRL (shift right logical) 4'b1000: alu_out = ($signed(a) < $signed(b)) ? 32'h1 : 32'h0; // SLT default: alu_out = 32'bx; endcase end assign result = alu_out; assign zero = (result == 32'd0); endmodule🔍 关键点解析
always_comb：声明组合逻辑，避免锁存器意外生成；b[4:0]：移位量最多5位（0~31），防止越界；$signed(a) >>>：启用有符号算术右移，负数高位补1；SLT使用三目运算符，结果要么是1要么是0；zero标志独立输出，供分支指令使用；default输出x，便于仿真时发现问题。
💡 提示：如果你想支持
SLTU（无符号比较），可以增加一条4'b1001分支，使用(a < b)而非$signed比较。
怎么测试？给你一套实用 Testbench 示例
光写模块不够，还得验证。推荐你在 EDA Playground 或 Vivado 中运行以下测试用例：
// test_alu.sv module tb_riscv_alu; logic [31:0] a, b; logic [3:0] alu_ctrl; logic [31:0] result; logic zero; riscv_alu uut (.a, .b, .alu_ctrl, .result, .zero); initial begin $monitor("T=%0t | op=%b | a=0x%h b=0x%h | res=0x%h | zero=%b", $time, alu_ctrl, a, b, result, zero); // 测试 ADD: 5 + 3 = 8 a = 32'd5; b = 32'd3; alu_ctrl = 4'b0010; #10; // 测试 SUB: 5 - 3 = 2 a = 32'd5; b = 32'd3; alu_ctrl = 4'b0110; #10; // 测试 AND: 0xFF & 0xF0 = 0xF0 a = 32'hFF; b = 32'hF0; alu_ctrl = 4'b0000; #10; // 测试 SLL: 1 << 3 = 8 a = 32'd1; b = 32'd8; alu_ctrl = 4'b0100; #10; // 注意 b[4:0]=3 // 测试 SRA: -8 >> 2 = -2 a = 32'sd-8; b = 32'd2; b[5] = 1; alu_ctrl = 4'b0101; #10; // 测试 SLT: -1 < 1 → true → result=1 a = 32'sd-1; b = 32'sd1; alu_ctrl = 4'b1000; #10; // 测试 zero 标志: ADD 1 + (-1) = 0 a = 32'd1; b = 32'sd-1; alu_ctrl = 4'b0010; #10; $finish; end endmodule预期输出中你会看到zero=1在最后一条指令生效，说明标志位正确更新。
常见踩坑点 & 解决方案（亲测有效）
我在指导学生做这个项目时，发现以下几个问题反复出现：
| 问题 | 表现 | 解决方法 |
|---|---|---|
| 移位后结果全0 | a << b却用了b[31:0]当偏移量 | 改成b[4:0] |
| SRA 不补符号位 | -4 >> 1得到正数 | 必须用$signed(a) >>> |
SUB出错 | 5-3结果不对 | 检查是否误用了+而非- |
zero标志未更新 | beq分支失效 | 确保assign zero = (result == 0) |
| 仿真卡住 | 波形不动 | 检查initial是否写了$finish |
| 综合失败 | 报 warning “unreachable code” | 删除不可综合语句（如#10、initial begin） |
⚠️ 特别提醒：不要在可综合模块里写 delay 语句！
#10只能在 Testbench 中用。
它能用在哪里？不止是课程设计那么简单
你以为这只是交作业用的玩具？错了。这个 ALU 模块完全可以作为你后续项目的基石：
- ✅ 单周期 CPU 构建的第一步；
- ✅ 五级流水线处理器中的执行阶段核心；
- ✅ FPGA 上实现小型嵌入式系统；
- ✅ 自定义指令加速器的基础组件；
- ✅ 参加电子设计竞赛的高分亮点。
我带过的学生就有拿这个 ALU 拓展成完整流水线 CPU，上了校级优秀毕业设计榜单。
写在最后：从 ALU 开始，走向自主芯时代
ALU 看似只是 CPU 的一个小模块，但它承载的是从软件指令到底层硬件执行的完整映射逻辑。当你亲手写出第一条a + b并看到仿真波形正确输出时，那种“我真的懂了”的成就感，是任何PPT都给不了的。
更重要的是，随着国产芯片崛起，RISC-V 已成为打破垄断的重要突破口。而未来的架构师，也许正是今天坐在实验室里调试alu_ctrl的你。
如果你正在做这个课程设计，不妨试试：
- 加入
SLTU支持；- 把加法器换成超前进位（CLA）结构；
- 添加溢出标志
overflow输出；- 接入你的寄存器文件和控制器，跑通一条完整指令。
欢迎在评论区分享你的实现截图或遇到的问题，我们一起 debug，一起进步。
