基于SMIC 0.18um工艺的带隙基准源设计实战指南
在模拟集成电路设计中，带隙基准源(Bandgap Reference)作为提供稳定参考电压的核心模块，其性能直接影响整个系统的精度。本文将手把手带你使用Cadence IC617和SMIC 0.18um工艺库，从零开始设计一个温漂低于10ppm的高性能带隙基准电路。不同于理论讲解，我们聚焦可落地的操作细节和工程实践中的关键决策点，适合正在学习模拟IC设计的学生和初级工程师。
1. 环境准备与工艺库配置
1.1 Cadence IC617基础设置
启动Virtuoso后，首先需要正确配置工艺设计工具包(PDK)。SMIC 0.18um工艺库通常包含以下关键组件：
- 模型文件：
smic18mm.rf（混合信号模型） - 符号库：
smic18_6m（6层金属工艺） - 显示资源：
display.drf
注意：不同版本的PDK可能存在路径差异，建议联系工艺厂获取最新技术文档
配置工艺库的典型操作流程：
# 在CIW窗口加载工艺库 libManager -> File -> New -> Library # 名称填写"smic18bg"，选择"Attach to existing tech library" # 关联工艺文件路径：/path/to/smic18/technology.lib1.2 基础电路元件参数
SMIC 0.18um工艺下关键器件特性：
| 器件类型 | 阈值电压 | 迁移率(cm²/V·s) | 1/f噪声系数 |
|---|---|---|---|
| NMOS | 0.45V | 350 | 1e-24 |
| PMOS | -0.5V | 120 | 2e-24 |
| PNP | 0.7V | - | - |
2. 带隙基准核心架构设计
2.1 双极性晶体管阵列配置
采用经典的Brokaw架构，PNP晶体管比例设置为1:7:1。这种配置既保证良好的温度特性，又便于后续版图匹配：
- 创建新cell view：
schematic视图 - 调用工艺库中的
pnp18器件 - 设置Multiplier参数：
- Q1 = 1
- Q2 = 7
- Q3 = 1
// 器件实例化示例 I0 (VCC Q1_emit) pnp18 m=1 I1 (VCC Q2_emit) pnp18 m=7 I2 (VCC Q3_emit) pnp18 m=12.2 运放选型与参数设计
折叠式共源共栅(FC)运放因其高增益特性成为首选。关键设计参数：
- 增益要求：>60dB（确保PSRR性能）
- GBW：1-5MHz（兼顾速度与稳定性）
- 相位裕度：>60°
推荐晶体管尺寸：
| 晶体管 | W(μm) | L(μm) | gm/id |
|---|---|---|---|
| 输入对管 | 10 | 1 | 18 |
| 共源管 | 5 | 0.5 | 6 |
| 电流镜 | 20 | 4 | - |
提示：使用
gm/id设计方法时，可通过ADE L的Direct Plot工具查看工作点参数
3. 参数优化与温漂控制
3.1 电阻网络精确调校
采用渐进式参数扫描方法优化R1和R2：
- 初始宽范围扫描（1kΩ-100kΩ）
- 观察支路电流与温度曲线
- 逐步缩小范围（如5kΩ±10%）
- 最终精确到1Ω分辨率
典型优化结果：
| 参数 | 初始值 | 优化值 | 影响系数 |
|---|---|---|---|
| R1 | 10kΩ | 5.06kΩ | 电流设定 |
| R2 | 50kΩ | 38.7kΩ | 温漂系数 |
3.2 温度特性仿真技巧
在ADE L中设置温度扫描：
# 温度扫描命令 analysis('temp ?start -40 ?stop 125 ?step 5)关键波形诊断点：
- Vref vs Temperature曲线的曲率
- 27℃时的输出电压值
- 极值点电压差
计算温漂的公式：
ppm = (Vmax - Vmin) / [Vavg × (Tmax - Tmin)] × 1e64. 性能验证与问题排查
4.1 电源抑制比(PSRR)测试
- 在VDD端添加AC信号源（1V幅度）
- 设置AC仿真频率从1Hz到100MHz
- 输出节点设置为Vref
典型结果分析：
| 频率范围 | 预期PSRR | 优化方向 |
|---|---|---|
| <1kHz | >80dB | 增大运放增益 |
| 1MHz | >40dB | 优化补偿电容 |
4.2 常见问题解决方案
问题1：启动失败
- 现象：上电后Vref保持为0
- 解决方案：增加启动电路（如RC延时+反相器链）
问题2：温度曲线非线性
- 检查项：
- PNP晶体管匹配度
- 运放输入失调电压
- 电阻温度系数一致性
问题3：电源跳变响应差
- 优化方向：
- 增加电源去耦电容
- 调整运放相位裕度（通常60-70°最佳）
5. 版图设计注意事项
5.1 匹配结构设计规则
- PNP阵列：采用中心对称布局
- 电阻网络：
- 使用相同取向
- 添加dummy电阻
- 采用共质心布局
5.2 寄生参数控制
关键防护措施：
敏感节点使用双层屏蔽：
- 内层：N-well环
- 外层：P+ guard ring
电源线宽计算：
最小宽度 = 最大电流 / (工艺电流密度 × 金属层数)对于10mA电流，SMIC 0.18um工艺建议：
- 顶层金属：5μm
- 其他层：2μm
关键信号线间距：
- 相同电位：≥0.5μm
- 不同电位：≥2×最小间距
6. 后仿真与工艺角验证
完成版图后必须进行的验证步骤：
- 提取寄生参数（PEX）
- 典型工艺角(TT)仿真
- 极端工艺角组合：
- 快NMOS慢PMOS(FNSP)
- 慢NMOS快PMOS(SNFP)
- 高温低压(125℃, 1.6V)
- 低温高压(-40℃, 2.0V)
实测数据对比：
| 测试项 | 前仿真 | 后仿真 | 偏差 |
|---|---|---|---|
| Vref | 1.159V | 1.152V | 0.6% |
| 温漂 | 2.6ppm | 3.8ppm | +46% |
| PSRR | 58dB | 54dB | -7% |
在实际项目中，我们通常会将关键晶体管尺寸放大10-15%来预留后仿真偏差余量。例如输入对管从W=10μm调整为W=12μm，可以显著改善工艺波动带来的性能下降。
