1. DP概述
1.1. DP版本演进
| 版本 | 发布年份 | 核心速率 | 关键技术/新增功能 | 工程意义 |
| DP 1.0 | 2006 | 单通道 2.7Gbps（RBR/HBR） | 初代标准，替代VGA/DVI，支持音视频同步传输 | 奠定DP基础架构，定义Main-Link/AUX/HPD三层 |
| DP 1.1a | 2007 | 同上 | 加入HDCP 1.3内容保护，提升兼容性 | 解决版权保护问题，推动消费电子普及 |
| DP 1.2 | 2010 | 单通道 5.4Gbps（HBR2） |
| 单接口驱动多屏，成为专业多屏方案的标准 |
| DP 1.3 | 2014 | 单通道 8.1Gbps（HBR3） |
| 带宽大幅提升，开始适配高分辨率显示器 |
| DP 1.4 | 2016 | 同DP 1.3（HBR3） |
| 解决高分辨率传输瓶颈，DSC成为高刷/高分辨率标配 |
| DP 1.4a | 2018 | 同DP 1.3（HBR3） | 勘误+优化链路训练/DSC实现提升雷电3/Type-C Alt模式兼容性 | 大幅提升实际设备互操作性，是消费级主流版本 |
| DP 2.0 | 2019 | 单通道 10/13.5/20Gbps（UHBR10/13.5/20） |
| 架构级升级，总带宽达9670MBps，原生支持8K@60Hz/10K |
| DP 2.1 | 2022 | 同DP 2.0 |
| 完善高速线缆生态，成为Type-C全功能接口的核心标准 |
1.2. DP PHY架构
1. 源端 vs 接收端的对称性：
- DP Source Device（源设备）：数据从链路层到 PHY 逻辑子块，再到 PHY 电气子块，最终转换为物理信号发出。
- DP Sink Device（接收设备）：物理信号先进入 PHY 电气子块，再到 PHY 逻辑子块，最后传递给链路层处理。
2. 层级关系：
- System Software / Applications Interface：系统软件/应用接口，是数据的来源（如显卡输出、主机应用）。
- Link Layer：负责数据的打包、成帧、错误校验等逻辑处理，和PHY层解耦，独立于电气特性。
- PHY Layer Logical Sub-block：逻辑子块，负责链路层数据的编码（如8b/10b、128b/132b）、同步、加扰等处理，是“数字部分”。
- PHY Layer Electrical Sub-block：电气子块，负责将数字符号转换为差分信号、驱动输出、接收均衡（CTLE/DFE）、时钟恢复（CDR）等，是“模拟/硬件部分”。
- 中间的差分线：DP Main-Link 物理通道，通常是1/2/4 lane差分对，是实际传输信号的介质。
2. DP物理层
2.1. 物理层接口信号
| 信号/通道 | 物理信号类型 | 信号名称 | 核心功能 | 关键要求 |
| DP_PWR / DP_PWR_RETURN | 电源引脚 | DP_PWR、DP_PWR_RETURN | 为连接的设备（如接收端、无源配件）供电 | 源设备/自供电分支设备必须供电；非自供电分支设备无需供电 |
| HPD（热插拔检测） | 单端信号 | HPD | 检测下游设备连接状态，并作为中断信号 | 上下游设备都需涓流供电；省电状态下也需在 1ms 内响应 AUX 信号 |
| AUX_CH（辅助通道） | 差分对 | AUX_CH_P、AUX_CH_N | 传输链路配置、DPCD/EDID 读写、设备管理命令 | 上下游设备都需涓流供电；支持上游设备检测的设备需监测线上直流电压 |
| Main-Link（主链路） | 差分对（最多4对） | ML_Lane_x_P、ML_Lane_x_N（x=0~3） | 传输音视频主数据流 | 差分信号，AC 耦合，100Ω 差分阻抗 |
2.2. 测试点
| 测试点 | 位置/定义（翻译） | 用途/解读 |
| TP1 | 位于发送端设备的引脚处。 | 芯片/器件级 TX 原始信号测试点，直接测量 TX 引脚输出的信号质量。 |
| TP2 | 位于测试点转接板（TPA）的测试接口上，尽可能靠近 DP 源设备的连接器。 | 源设备（TX）一致性测试点，测量 TX 输出经过连接器后的信号，是官方标准眼图、抖动测试点。 |
| TP2' | 带插头的被测件（DUT）的接收端 JTOL（抖动容限）信号注入点。 | 用于 TX 设备接收端抖动容限测试的信号注入点。 |
| TP2_CTLE | 带插头的被测件（DUT）的接收端抖动容限校准与测试接口点。 | 接收端 CTLE（连续时间线性均衡）校准与测试的专用接口点。 |
| TP3 | 位于测试点转接板（TPA）的测试接口上，尽可能靠近 DP 接收设备的连接器。 | 接收设备（RX）一致性测试点，测量经过线缆和连接器后的输入信号质量。 |
| TP3' | 用于向 DP 接收设备（插座型 DUT）注入信号的测试点。 | 接收端信号注入点，用于注入已知信号来测试 RX 的均衡与解码能力。 |
| TP3_EQ | 使用定义的线缆模型（应用均衡器）的 TP3 测试点。包含两种线缆模型：• 最坏情况线缆模型• 零长度、零损耗线缆 | 模拟实际线缆损耗，评估 RX 均衡器对最差信道条件的补偿能力。 |
| TP3_CTLE | 使用定义的线缆模型并应用 CTLE 后的 TP3 测试点。 | 测试 RX 的 CTLE 均衡器在实际信道条件下的性能。 |
| TP3_DFE | 使用定义的线缆模型并应用 CTLE+DFE（判决反馈均衡）后的 TP3 测试点。 | 测试 RX 完整均衡链（CTLE+DFE）在最差信道条件下的整体性能。 |
| TP4 | 位于接收端设备的引脚处。 | 芯片/器件级 RX 输入信号测试点，直接测量 RX 引脚收到的信号。 |
| TPRX | 位于接收端 IC 的焊盘处。 | 接收端芯片级的最内层测试点，靠近硅片焊盘。 |
| TPRX_CTLE | 使用定义的线缆模型和 DPRX 设备模型，并应用 CTLE 后的 TPRX 测试点。 | 接收端芯片级 CTLE 性能的仿真/测试点。 |
| TPRX_DFE | 使用定义的线缆模型和 DPRX 设备模型，并应用 CTLE+DFE 后的 TPRX 测试点。 | 接收端芯片级完整均衡链（CTLE+DFE）性能的仿真/测试点。 |
3. DP Link training
3.1. 训练目的
链路训练是 Source（源设备）和 Sink（接收设备）之间，通过 AUX 通道协商，在 Main-Link 上建立稳定、低误码传输链路的过程。
- 目标：确定最优的 速率（HBR3/UHBR10/13.5/20）、Lane 数（1/2/4）、均衡参数，保证链路误码率满足标准要求。
- 前提：设备上电/热插拔后，HPD 信号触发，Source 通过 AUX 读取 Sink 的能力信息，然后发起训练。
3.2. 链路训练流程
1. DP链路训练共4个阶段：
| 阶段 | 阶段名称 | 核心目标 | Source（源设备）关键动作 | Sink（接收设备）关键动作 | DPCD 寄存器交互/状态反馈 | 备注 |
| 0 | 链路初始化与配置 | 设备连接检测，协商链路基础能力 | 1. 检测 HPD 事件（插入/中断）2. 通过 AUX 读取 Sink 的能力寄存器（速率、Lane 数、均衡/DSC/FEC 支持）3. 选择初始速率和 Lane 数，写入 / 寄存器 | 1. 保持 HPD 信号有效（Asserted）2. 响应 Source 的 AUX 读写请求 | 读取：（Sink 能力区）写入：（链路配置区） | 此阶段 AUX 通道必须正常工作，是后续训练的前提 |
| 1 | 时钟恢复（Clock Recovery, CR） | 让 Sink 的 CDR 锁定 Source 发送的训练序列，建立时钟同步 | 1. 在所有配置的 Lane 上发送 TP1（Training Pattern 1）2. 轮询 状态位，直到所有 Lane 完成 CR | 1. 检测 TP1 序列，调整 CDR 参数2. 完成时钟锁定后，置位 状态位 | 读取：（）写入：无（仅发送 TP1） | TP1 是固定伪随机序列，专为 CDR 锁定设计 |
| 2 | 通道均衡（Channel Equalization, EQ） | 补偿线缆损耗，打开接收眼图，优化链路误码率 | 1. 在所有 Lane 上发送 TP2（Training Pattern 2）2. 读取 Sink 的均衡反馈，调整发送端均衡参数（预加重/FFE 预设值） 3. 轮询 和 状态位 | 1. 调整 CTLE/DFE 接收均衡器2. 完成均衡后，置位 状态位3. 上报链路锁定状态和误码情况 | 读取：（）、（链路状态）写入：（发送端均衡参数） | UHBR 速率下，此阶段会额外验证 FEC 锁定状态 |
| 3 | 链路确认与数据传输 | 完成训练，进入正常数据传输模式 | 1. 发送 命令2. 可选：使能 FEC/DSC 3. 开始传输视频/音频主数据流 4. 持续监控链路状态，必要时触发 | 1. 确认链路训练完成2. 切换到正常接收模式，准备处理主链路数据3. 持续检测链路质量，异常时可通过 HPD 中断请求重训练 | 写入：（使能 FEC/DSC）读取：（链路状态） | 是训练后的动态微调，非强制步骤 |
2. 同时DP2.0的UHBR速率对链路训练做了增强流程，核心变化如下：
| 维度 | 传统速率（RBR/HBR/HBR2/HBR3） | UHBR 速率（10/13.5/20） |
| 编码 | 8b/10b | 128b/132b |
| 训练序列 | TP1/TP2 | 扩展的训练序列，支持更高的时钟恢复和均衡精度 |
| 发送端均衡 | 预加重（Pre-emphasis） | 3-tap FFE（前馈均衡），16 档预设值 |
| 接收端均衡 | CTLE + 简单 DFE | 增强型 CTLE + 多抽头 DFE，配合线缆模型校准 |
| FEC | 可选（仅 HBR3+） | 强制支持 RS(198,194) FEC |
| 链路训练时间 | 固定流程 | 增加链路质量评估阶段，确保误码率满足 UHBR 要求 |
3. 链路训练符号模式
| 模式编号 | 用途（Purpose） | 名称/序列定义（Name） | 对应链路训练阶段 |
| TPS1 | 锁定接收端（DPRX）的时钟恢复电路（CDR） | 重复发送未加扰的D10.2字符 | 阶段 1：时钟恢复（CR） |
| TPS2 | 设置均衡、确定符号边界、实现通道间对齐完成（INTERLANE_ALIGN_DONE） | 序列：K28.5-，D11.6，K28.5+，D11.6，D10.2（重复4次），均未加扰 | 阶段 2：通道均衡（EQ） |
| TPS3 | 设置均衡、确定符号边界、实现通道间对齐完成（INTERLANE_ALIGN_DONE） | 包含K28.5，D10.2，D30.3等字符的复杂序列，均未加扰 | 阶段 2：通道均衡（EQ）（增强型） |
| TPS4 | 设置均衡、确定符号边界、实现通道间对齐完成（）INTERLANE_ALIGN_DONE | 与 PHY CTS 中定义的CP2520 Pattern 3相同；序列包含 ,K28.0-，K28.5-，K28.5+等，加扰并经过 8b/10b 编码后发送 | 阶段 2：通道均衡（EQ）（高速/高要求场景） |
