图1 56G NRZ测试板配置
56G NRZ原型是一个8通道SerDes测试芯片。通过各种回环连接来模拟CEI规范中指定的可能链路场景。测试板配置如图1所示。两个通道（TX/RX6和TX/RX7）在封装内直接回环。剩余六个通道（TX/RX 0-5）路由到封装引脚并引出到PCB。在六个通道中，四个通道（TX/RX2-5）通过直流耦合连接进行回环，一个通道（TX/RX1）通过交流耦合连接回环，一个通道（TX/RX0）通过SMK连接器和电缆直接连接到示波器。所有功能测试均通过设计标准。
图2 56G NRZ眼图。输出差分电压为250mVppd
图2显示了56Gbps和250mVppd电压摆幅下清晰开放的眼图。
新型封装技术
56G NRZ通道的设计目标是28GHz时-2.0dB损耗。这意味着封装和PCB breakout需要将之前28G NRZ的14GHz带宽提高一倍。为了达到所需的带宽，我们寻求降低封装设计损耗和反射的方法。
降低损耗的方法是研究提供低损耗角（Df）和光滑表面的最新基板材料。同时，我们寻求金属处理工艺来降低传输线的表面粗糙度。在与供应商合作伙伴合作时，我们重点关注目前在量产或近期即将量产的技术路线图上的技术。表1列出了新型低Df ABF材料特性及其与原有GZ41的对比。新型Df材料的介电损耗比GZ41低40%。
表1 基板介电材料对比
介电材料表面直接影响其上方铜箔的金属粗糙度。由于铜走线是通过在铜箔上电镀形成的，走线表面的底面取决于介电粗糙度。金属走线的其他三个面取决于蚀刻过程中进行的化学处理的粗糙度。
随着频率增加，传输场的集肤深度迅速减小。图3描述了集肤深度与频率的关系。可以看到，56G NRZ信号主要在仅0.4μm的走线表面区域传输。图4显示了两种不同化学处理的金属表面的SEM照片。
图3 集肤深度与频率的关系
图4 金属表面的SEM照片：CZ8101（左）CZ8201（右）
左侧是传统CZ8101处理，粗糙度约为0.55μm。右侧是CZ8201，锯齿深度要小得多。CZ8201的粗糙度仅为0.24μm，减少了50%以上。其他类型的金属处理可以获得更高的光滑度，例如成本更高的Flatbond。与56G NRZ的0.4μm集肤深度相比，我们认为CZ8201加上低Df介电材料的0.2μm粗糙度足以满足56G封装的需求。我们的仿真和供应商测量都表明，CZ8101和CZ8201之间的改进最大。从CZ8201到Flatbond的增量收益并不那么显著。
接下来，我们介绍薄芯基板来提高核心过孔密度并减少封装内部的阻抗不连续性。图5说明了新型薄芯基板的示意图和主要特性。其突出特点是利用激光钻孔实现更小的过孔和焊盘直径。作为对比，传统的厚芯过孔和焊盘直径分别为150μm和300μm。随着核心过孔尺寸的缩小，焊盘引起的容性寄生大大减小。它还提高了过孔密度，使同轴传输线的实现更加稳健，占用空间减少一半。与此同时，还进行了大量的工艺工作，为大型FPGA封装尺寸做好准备。例如，使用预浸料build-up层来克服较大器件的翘曲。
图5 新型薄芯基板的示意图和主要特性
ABF Build-UP Layers（ABF Build-UP层）PP Build-UP Layers（PP Build-UP层）Core Layers（核心层）-Core Thickness: 200μm（核心厚度：200μm）-Double Side Laser Drill (DSLD)（双面激光钻孔）Cu Filled Via（Cu填充过孔）-Via/Pad: 75/150μm
总之，我们研究了低Df介电材料、CZ8201金属处理和薄芯基板来扩展封装带宽。为了证明所选技术的必要性并展示其优势，我们仿真了从芯片凸点到封装BGA球（包括PCB breakout过孔和短PCB走线）的S参数。在图6中，顶部橙色迹线代表使用新基板技术的原型封装设计，底部蓝色迹线代表相同封装设计但使用厚芯、传统介电材料和金属处理。首先，28GHz时的插入损耗原型56G NRZ约为2.1dB。传统封装在28GHz时产生超过-3dB的损耗，或者在满足-2.1dB损耗的情况下仅有15GHz带宽。此外，传统封装在插入损耗上产生过多的振铃，表明存在更显著的反射。考虑到传统封装已经过设计优化，我们将过度反射归因于厚芯基板的大特征尺寸。
图6 插入损耗对比。新封装（顶部）。传统封装（底部）
芯片、封装、PCB协同设计
原型器件是一个900引脚、31mm x 31mm的封装，BGA间距为1.0mm。基板叠层为4-2-2-2-4，即相当于14层，核心厚度为200μm。新的低Df ABF用于SerDes通道布线。
设计理念是结合使用驱动模型、封装模型和PCB模型来优化通道性能。早在凸点定义阶段，封装工程师就会要求硅设计师最优地安排TX/RX及其周围的接地凸点，以避免封装连接的串扰和电容负载。驱动模型包括封装需要匹配的输出阻抗。在PCB breakout处，封装引脚排列影响信号如何逃逸到较低的PCB层。理想的PCB走线阻抗将与封装和驱动输出阻抗相匹配。对于低电压输出，除了损耗和反射外，封装串扰也是至关重要的。然而，串扰缓解最好通过设计优化来解决，而不是使用新基板技术。
图7 TX和RX通道的凸点对BGA差分插入损耗和回波损耗
图7显示了TX和RX通道分别从凸点到BGA的差分插入损耗和回波损耗。Tx的插入损耗略好，因为其走线长度比RX短，这是由于TX BGA引脚更靠近芯片。所有走线都设计为93Ω差分阻抗，以与驱动输出阻抗良好匹配。封装匹配阻抗以及薄芯过孔焊盘的低寄生效应有助于实现极低的回波损耗（如图所示）。
表2 TX到RX串扰和相邻TX干扰源的功率和串扰
图8显示了30GHz频率范围内TX到RX的串扰。列出了28GHz时的功率和串扰。在如此低的数值下，56G NRZ传输着同类最佳的信号噪声比和信号完整性。当考虑到大多数通道串扰源于封装和封装-PCB breakout时，这具有重要意义。
图8 TX到RX串扰和相邻TX干扰源的功率和串扰
图9 实验室中原型器件TX0的TDR测量
接下来，我们将优化扩展到PCB和PCB阻抗选择。鉴于93Ω封装已被证明与硅输出良好匹配，我们也为PCB走线选择93Ω。整体效果可以通过图9中原型硬件上执行的TDR测量看到。
测量的PCB走线和封装走线约为94Ω，在93Ω+/-10%的制造公差范围内。出于测试目的，我们使用插座将器件连接到PCB。插座高度加上PCB过孔会导致尖锐的电感性峰值。虽然插座仅出现在原型测试中，但感性峰值对整体通道性能的影响有限，因为它部分抵消了PCB breakout区域的BGA焊盘电容。与100Ω或更高阻抗相比，低93Ω阻抗在存在芯片凸点电容的情况下是有益的。
最后，我们检查了端到端时域冲激响应，并展示了56Gbps信号如何从TX芯片到RX芯片的整个链路中传播。图10是从TX驱动器、TX封装、3英寸PCB走线、RX封装到接收器中CTLE电路的单比特响应（SBR）。SBR在TX封装BGA出口处几乎没有形状变化。在穿过3英寸长的PCB后，在RX BGA入口处，SBR变得展宽，特别是在后沿显示出符号间干扰（ISI）的迹象。SBR形状在通过RX封装和在RX凸点处进一步恶化。然而，接收器CTLE电路充分提升了中频分量并恢复了原始形状。SBR的半高全宽（FWHM）与TX驱动器处基本相同。
图10 从发射器件到接收器件的单比特响应（SBR）
图11 新旧封装的SBR对比
进行了额外的SBR仿真来比较新封装和传统封装。图11显示，传统封装由于带宽不足导致后沿平台恶化，从而导致ISI。这结果应与图6中的频域对比很好地相关。
总结
现有封装设计相关的带宽不足限制了低功耗56G NRZ和类似带宽协议（如112G PAM4）的性能。带宽不足的主要原因来自传统基板材料介电损耗、导体损耗以及大特征尺寸导致的反射。此外，随着数据速率将系统驱动到毫米波范围，芯片、封装和PCB之间的无缝过渡成为考虑整体链路性能时更重要的因素。
我们研究了多种最新技术，以在比上一代28G NRZ宽两倍的频率范围内提供低损耗封装。具体而言，新型超低Df介电材料、先进金属处理和激光钻孔薄芯层的使用是56G NRZ原型器件成功的关键因素。我们还探索了驱动器输出电路与封装结构之间以及BGA球与PCB breakout之间的联合优化。最后，我们制作并测试了原型器件，发现测量数据与目标设计很好地相关。
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