深入解读DFT DRC中的时钟控制难题：门控、分频与Lockup Latch实战解析

深入解读DFT DRC中的时钟控制难题：门控、分频与Lockup Latch实战解析

在复杂SoC设计的可测试性（DFT）验证中，时钟域相关的设计规则检查（DRC）违例往往成为工程师最棘手的挑战之一。当扫描链穿越多个时钟域，或遭遇门控时钟、分频电路时，传统的DFT策略可能引发时钟不可控、保持时间违例等问题。本文将聚焦三类典型场景：门控时钟的扫描模式冲突、分频电路引入的时序偏差，以及跨时钟域场景下的Lockup Latch应用，通过原理剖析、解决方案对比和实战案例，帮助工程师构建系统化的调试思路。

1. 门控时钟的DRC违例与或门插入策略

门控时钟（Clock Gating）是低功耗设计的标配，但在DFT模式下可能引发**时钟不可控（Clock Uncontrollability）**违例。例如，当扫描链经过一个由功能信号控制的门控单元时，测试模式下时钟路径可能被意外关闭。以下是典型问题场景与解决方案：

1.1 门控时钟的DRC违例机制

• 功能模式：门控使能信号（EN）由组合逻辑生成，动态控制时钟通断
• 测试模式：扫描链需要恒定时钟驱动，若EN信号在测试期间为0，将导致时钟阻断
• 工具报错：DFT编译器通常标记为"D1"类违例（时钟不可控）

1.2 或门插入法的实现细节

最直接的解决方案是在门控路径插入或门，强制测试模式下时钟开启：

// 原始门控电路 assign gated_clk = EN & clk; // 修改后电路 assign gated_clk = (scan_mode | EN) & clk;

关键参数对比：

提示：部分EDA工具（如Synopsys DFT Compiler）支持set_test_hold命令自动插入控制逻辑，但复杂场景仍需手动干预。

2. 分频电路中的时钟偏差与MUX选择策略

分频电路（Clock Divider）在扫描链中会引入独特的挑战。当分频器的输出被用作扫描时钟时，可能导致时钟相位不同步和保持时间违例。以下是典型问题与解决方案：

2.1 分频器导致的时序问题

• 场景1：分频器输出直接驱动扫描链，导致相邻触发器时钟边沿不对齐
• 场景2：分频器被扫描链穿越，内部状态在测试模式下被破坏
• 工具报错：通常表现为"Clock Skew"或"Hold Time"违例

2.2 MUX插入法的权衡分析

通过插入MUX旁路分频器是常见方案，但会引入新的时序挑战：

// 原始分频电路 always @(posedge clk) div2 <= ~div2; // 修改后电路 assign scan_clk = scan_mode ? clk : div2;

时钟偏差（Skew）对比：

注意：在28nm以下工艺中，MUX引入的偏差可能占据时钟周期的10%以上，需结合时钟树综合（CTS）协同优化。

3. 跨时钟域与Lockup Latch的深度应用

当扫描链跨越异步时钟域时，传统的缓冲器插入可能无法解决保持时间违例。Lockup Latch作为一种特殊的时序元件，能有效隔离时钟域并保持数据稳定性。

3.1 Lockup Latch的工作原理

• 透明相位：当主时钟（CLK1）为低电平时，锁存器透明传输数据
• 保持相位：当CLK1为高电平时，锁存器保持当前值不变
• 时序保障：从时钟（CLK2）的延迟只要不超过CLK1高电平宽度，即可避免保持时间违例

3.2 实现示例与参数配置

以下是一个典型的Lockup Latch实例化代码：

lockup_latch u_lockup ( .D(scan_out_from_clk1), .Q(scan_in_to_clk2), .G(CLK1) );

关键时序参数：

在实际项目中，我曾遇到一个案例：在40nm工艺下，CLK1与CLK2的跨时钟域路径出现80ps的保持时间违例。通过插入Lockup Latch并将CLK1的高电平宽度配置为1.5ns，不仅解决了违例，还减少了传统缓冲器方案15%的面积开销。