服务器DDR链路中电源供电噪声（PSN）的建模与研究
摘要
随着服务器DDR接口演进至DDR5及下一代DDR6标准，数据传输速率持续攀升，工作电压不断降低，使得电源供电噪声（Power Supply Noise, PSN）对链路信号完整性的影响日益凸显。本文系统研究了PSN在服务器DDR链路中的产生机理、传播路径及其对电压与时序裕量的影响，提出了一种将确定性成分与随机性成分解耦处理的混合建模方法论。该方法以正弦波求和表征PSN中的确定性谐振分量，以自回归（Autoregressive, AR）模型拟合残余随机噪声，在保证建模精度的同时显著提升了仿真效率。基于MRDIMM链路的仿真验证表明，PSN可导致约30%的眼图裕量损失，且发送端与接收端PSN的影响权重基本相当。本文还阐述了该混合模型在传统LTI（线性时不变）仿真工具中的工程化应用方法，为高速DDR接口的电源完整性设计与链路预算提供了理论依据与实践指导。
关键词：电源供电噪声（PSN）、DDR5/DDR6、供电网络（PDN）、混合建模、自回归模型、眼图裕量、信号完整性
1 引言
1.1 研究背景
当代数据中心对计算性能与能效的需求持续增长，推动服务器内存接口技术不断革新。DDR5已在前代基础上实现了数据传输速率与容量的显著提升，而处于标准化进程中的DDR6则有望进一步突破性能瓶颈。然而，性能的提升伴随着设计复杂度的急剧增加，电源完整性（Power Integrity, PI）与信号完整性（Signal Integrity, SI）的耦合问题日益成为制约链路可靠性的关键因素。
电源供电噪声是电源完整性研究的核心议题之一。理想情况下，供电网络应为芯片提供稳定、纯净的电压源，但在实际工作中，由于负载电流的瞬时变化、供电网络阻抗的非理想特性以及芯片内部开关活动等因素，供电电压不可避免会产生波动。这种波动通过芯片的I/O驱动器、接收端模拟前端以及参考电压产生电路等路径耦合进入信号链路，最终表现为数据眼图的闭合与误码率的升高。
1.2 DDR5/DDR6时代的挑战
相较于前几代DDR技术，DDR5与DDR6在电源完整性方面面临更为严峻的挑战，具体体现在以下几个维度：
工作电压持续走低：DDR4的工作电压已降至1.2V，DDR5进一步降至1.1V，未来DDR6的工作电压将更低。在相同噪声幅值下，较低的电压摆幅意味着相对噪声占比更大，信号裕量被进一步压缩。
数据速率跃升：DDR5的数据速率可达6400 Mbps以上，DDR6预计将突破万兆级别。更快的边沿速率意味着信号对电源噪声的时域敏感性增强，极短的码元周期使得噪声引起的时序抖动更加致命。
PMIC上移至内存条：DDR5开始将电源管理集成电路（PMIC）集成于内存条（DIMM）之上，这虽然优化了主板布局，但也引入了新的噪声源和耦合路径，对DIMM本地的供电质量提出了更高要求。
多通道并行与突发传输：服务器DDR接口包含多个并行通道，不同通道和通道组之间在活动与空闲模式间的切换，会导致PDN上的电流消耗模式极为复杂，尤其在突发传输场景下，PDN的瞬态响应将直接影响电压噪声的幅度与时域特征。
1.3 本文研究目标与贡献
本文旨在系统研究服务器DDR链路中PSN的建模方法及其对链路性能的影响，主要贡献包括：（1）分析DDR信号对PSN的敏感性以及PSN在发送端与接收端的传播机理；（2）提出一种将正弦波求和与自回归模
