Vivado中FPGA通信系统设计：从零开始的实战入门
一个UART引发的思考
你有没有遇到过这样的场景？调试板子时，串口助手半天不出一行打印信息；或者数据传着传着就乱码了，换了几根线、调了好几个波特率还是没用。最后发现，不是PC的问题，也不是传感器坏了——而是你的FPGA代码里，采样时钟差了那么几百分之一。
这正是FPGA通信系统设计的魅力所在：它既不像软件那样“写完就能跑”，也不像纯模拟电路那样不可控。它介于两者之间，要求你对时序、协议和硬件行为有精确的理解。
今天，我们就以Xilinx Vivado为工具链，从最基础的UART通信入手，一步步搭建一个可验证、可扩展、真正能跑在开发板上的FPGA通信模块。不讲空话，只讲你能用得上的东西。
FPGA通信系统的骨架长什么样？
先别急着打开Vivado。我们得搞清楚一件事：到底什么是FPGA通信系统？
简单来说，就是让FPGA能“说话”——跟电脑说、跟传感器说、跟另一块FPGA说。而为了让它们听得懂彼此，就需要一套规则，也就是通信协议。
常见的如 UART、SPI、I2C 是低速但万金油的存在；Ethernet、PCIe、SerDes 则是高速领域的主角。无论哪种，其核心结构其实都差不多：
- 发送端（TX）：把并行数据打包成串行帧发出去
- 接收端（RX）：从串行流中恢复出原始数据
- 时钟管理单元：生成准确的波特率或接口时钟
- 控制逻辑（FSM）：协调起始位、数据位、校验位的状态跳转
- 缓冲机制（FIFO）：解决速率不匹配问题，防丢包
这其中，时序是命门。比如UART接收时若采样点偏移太大，一个bit可能被误判，整个字节就废了。这也是为什么FPGA比MCU更适合做高精度、多通道通信——你可以完全掌控每一个周期。
Vivado不只是个IDE，它是你的数字电路工厂
打开Vivado，你会看到一堆按钮：Create Project、IP Catalog、Run Synthesis……这些背后其实是一整套数字系统构建流程。
工程是怎么“炼”出来的？
写代码（RTL）
用Verilog/VHDL描述功能，比如一个计数器、一个状态机。综合（Synthesis）
把高级语言翻译成底层逻辑门和触发器组成的网表，类似编译器把C代码变成汇编。实现（Implementation）
包括优化（Optimize）、布局（Place）、布线（Route）。这一步决定信号走哪条“路”，直接影响延迟和稳定性。生成比特流（Bitstream）
输出.bit文件，烧录进FPGA后就能运行。仿真与调试
在真实上板前，先用Vivado Simulator跑波形；上板后再用ILA抓内部信号，像示波器一样看运行状态。
这个流程听起来标准，但很多人卡在第一步：不知道该从哪里开始写。
所以，我们直接动手做一个能用的东西——基于AXI总线的UART通信模块。
AXI总线：软核与硬逻辑之间的桥梁
如果你用的是Zynq系列（比如Zybo Z7-20、PYNQ-Z2），那你一定绕不开AXI总线。它是连接ARM处理器（PS端）和FPGA逻辑（PL端）的高速公路。
为什么非要用AXI？
传统做法是GPIO接线+轮询读取，效率极低。而AXI支持：
- 寄存器级配置（AXI4-Lite）
- 高速数据流传输（AXI4-Stream）
- 自动地址映射、握手控制、突发传输
这意味着你可以让CPU通过内存访问的方式，轻松读写FPGA里的寄存器，甚至DMA搬运大量数据而不占用CPU资源。
AXI4-Lite 简化版工作原理
我们只关心最基本的读写操作：
| 主要信号 | 方向 | 功能 |
|---|---|---|
AWADDR/ARADDR | 主 → 从 | 写/读地址 |
WDATA/RDATA | 双向 | 写入/读出数据 |
WVALID/RVALID | 双向 | “我准备好啦！” |
WREADY/RREADY | 反馈 | “我也准备好了，来吧” |
只有当 VALID 和 READY 同时拉高，才算完成一次有效传输。
💡 小贴士：AXI的握手机制避免了主从设备速度不匹配导致的数据丢失，但也增加了状态判断复杂度。
手把手教你写一个AXI挂载的UART模块
我们现在要做的是这样一个系统：
[PC] ←UART→ [FPGA中的UART IP] ←AXI→ [ARM CPU]目标：FPGA接收PC发来的串口数据，存入寄存器，CPU随时可以读取最新一帧。
第一步：创建工程
create_project uart_axi_demo ./uart_axi_demo -part xc7z020clg400-1 set_property board_part digilentinc.com:zybo-z7:part0:1.0 [current_project] add_files -norecurse ./src/ set_property top uart_top [current_fileset]📌 注意替换
-part和board_part为你自己的开发板型号。
第二步：使用IP Integrator快速搭系统
- 打开 Vivado → Flow → Open Block Design
- 添加
ZYNQ7 Processing SystemIP - Run Block Automation → 自动配置PS基本外设（时钟、DDR、UART等）
- 添加自定义UART IP（稍后添加）
- 使用 AXI Interconnect 连接 PS 的 GP0 接口与 UART IP
- Assign Address → 给UART分配一段内存地址（如
0x43C0_0000）
这样，CPU只要往这个地址读写，就能和FPGA通信了。
UART模块核心实现（附完整解析）
下面是最关键的部分：如何用Verilog写出稳定可靠的UART收发逻辑？
我们重点看接收部分。
波特率发生器：精准才是王道
假设系统时钟50MHz，目标波特率115200bps，采样频率通常选16倍波特率（即1.8432MHz）。
计算分频系数：
50,000,000 / (16 × 115200) ≈ 27.13取整为27，实际波特率为：
50,000,000 / (16 × 27) = 115740.7 bps 误差 = (115740.7 - 115200)/115200 ≈ +0.47%小于±3%标准，可用！
module baud_gen( input clk, input rst_n, output reg tick_16x ); parameter CLK_FREQ = 50_000_000; parameter BAUD = 115200; parameter DIVIDER = CLK_FREQ / (16 * BAUD); // ~27 reg [15:0] cnt; always @(posedge clk or negedge rst_n) begin if (!rst_n) begin cnt <= DIVIDER - 1; tick_16x <= 0; end else if (cnt == 0) begin cnt <= DIVIDER - 1; tick_16x <= 1; // 每次归零产生一个脉冲 end else begin cnt <= cnt - 1; tick_16x <= 0; end end endmodule✅ 关键点：
tick_16x脉宽仅为一个时钟周期，用于驱动状态机步进。
UART接收机：状态机的艺术
module uart_rx( input clk, input rst_n, input tick_16x, // 16倍采样时钟 input rxd_in, output reg data_valid, output reg [7:0] rxd_data ); typedef enum logic [2:0] { IDLE, START, DATA, STOP } state_t; state_t state, next_state; reg [3:0] bit_cnt; reg [2:0] sample_point; // 在第8、9、10个采样点进行三次采样 wire sample_now = (sample_point == 3'd8 || sample_point == 3'd9 || sample_point == 3'd10); always @(posedge clk or negedge rst_n) begin if (!rst_n) begin state <= IDLE; sample_point <= 0; bit_cnt <= 0; end else if (tick_16x) begin case (state) IDLE: begin data_valid <= 0; if (!rxd_in) begin // 检测下降沿（起始位） state <= START; sample_point <= 0; end end START: begin if (sample_point == 3'd15) begin state <= DATA; bit_cnt <= 0; sample_point <= 0; end else sample_point <= sample_point + 1; end DATA: begin if (sample_now && tick_16x) begin // 在中间附近采样更可靠 if (sample_point == 3'd8) rxd_data[bit_cnt] <= rxd_in; if (sample_point == 3'd15) begin if (bit_cnt < 7) bit_cnt <= bit_cnt + 1; else state <= STOP; sample_point <= 0; end else sample_point <= sample_point + 1; end end STOP: begin if (rxd_in && sample_point == 3'd15) begin state <= IDLE; data_valid <= 1; // 数据已准备好 end else if (sample_point == 3'd15) state <= IDLE; // 停止位异常，强制复位 else sample_point <= sample_point + 1; end default: state <= IDLE; endcase end end endmodule🔍 解析：
- 使用三重采样增强抗噪能力
- 在每位中间区域（约第8~10个tick）采样，降低误判风险
- 收到完整8位后进入STOP状态，检查停止位是否为高电平
如何把它接到AXI上？
现在我们有了UART_RX模块，接下来封装成AXI Slave。
步骤概览：
- 使用 Vivado → Tools → Create and Package New IP
- 选择“Create a new AXI4 peripheral”
- 命名为
axi_uart_lite，数据宽度32位，寄存器数量2个 - 自动生成模板代码
- 修改
axi_uart_lite_v1_0_S00_AXI.v中的寄存器行为
核心修改点：将UART数据写入AXI寄存器
// 假设 slv_reg1 用于存放接收到的字节 always @(posedge S_AXI_ACLK) begin if (uart_data_valid) slv_reg1[7:0] <= uart_rxd_data; // 更新寄存器 end然后在AXI读写逻辑中允许CPU读取slv_reg1。
这样一来，哪怕你在Linux下写个简单的devmem命令，也能读到串口数据：
sudo devmem 0x43C00004 # 读取偏移地址+4处的寄存器上板实测前必做的四件事
别急着烧录！很多失败源于疏忽。以下是必须检查的清单：
✅ 1. 引脚约束（XDC）
set_property PACKAGE_PIN U18 [get_ports rxd_in] set_property IOSTANDARD LVCMOS33 [get_ports rxd_in] set_property PACKAGE_PIN T18 [get_ports txd_out] set_property IOSTANDARD LVCMOS33 [get_ports txd_out] create_clock -period 20.000 -name sys_clk [get_ports clk]确保管脚位置和电平标准正确，否则可能烧坏IO。
✅ 2. 仿真验证（Behavioral Simulation）
建个testbench，模拟发送字符'A'（0x41），观察是否能正确解析。
initial begin rxd_in = 1; #100000; rxd_in = 0; // start bit #8680 rxd_in = 1; // bit0 #8680 rxd_in = 0; // bit1 ... #8680 rxd_in = 1; // stop bit end⚠️ 波特率115200对应每位时间约8.68μs
✅ 3. 加ILA抓信号
在关键路径插入ILA核（Integrated Logic Analyzer）：
- 信号：
rxd_in,tick_16x,state,rxd_data,data_valid - 触发条件：
data_valid == 1
下载.bit后，在Hardware Manager中启动Trigger，即可实时查看内部波形。
✅ 4. 串口助手设置匹配
使用PuTTY、Tera Term 或 XCOM，设置：
- 波特率：115200
- 数据位：8
- 停止位：1
- 校验：无
- COM口：插线后识别的端口号
发送任意字符，看是否能在ILA中捕获到有效数据。
常见坑点与避坑秘籍
| 问题现象 | 可能原因 | 解决方法 |
|---|---|---|
| 收不到任何数据 | 波特率不准 / 起始位未检测 | 检查分频系数，用仿真确认采样时机 |
| 数据总是错一位 | 相位偏移 | 调整采样点至第7~9个tick |
| CPU读不到值 | AXI地址映射错误 | 查Block Design中的Address Editor |
| 板子发热重启 | IO电压冲突 | 检查XDC中IOSTANDARD是否匹配外设 |
| ILA抓不到触发 | 时钟域不一致 | 确保ILA使用与被测信号同源时钟 |
💡 秘籍：如果一直不通，试试最简回环测试——把
txd <= rxd，发什么收什么，排除物理连接问题。
更进一步：你能怎么扩展？
学会了基础，下一步可以尝试：
- 多路UART并行处理：复制多个RX/TX实例，实现8通道串口服务器
- 加入FIFO缓冲：对接AXI Stream + DMA，实现大数据量零拷贝传输
- 支持动态波特率：通过AXI写寄存器切换不同速率
- 增加奇偶校验：提升工业环境下的可靠性
- 移植到UltraScale+平台：利用GTY收发器实现高速RS422/485通信
甚至可以用这个架构做一个边缘网关：传感器→FPGA预处理→AXI→Linux→MQTT上传云端。
最后一句掏心窝的话
FPGA通信系统的设计，本质上是在和“时间”对话。每一拍时钟、每一个延迟、每一次握手，都是你与硬件之间的默契。
不要怕第一次失败。我见过太多人因为一次收不到串口数据就怀疑自己不适合这条路。其实，只要你愿意一行行看波形、一点点改参数、一次次重试，终会看到那个期待已久的0x55 AA出现在屏幕上。
当你真的做到那一刻，你会明白：这不是魔法，是逻辑的胜利。
如果你正在尝试类似的项目，或者遇到了具体问题，欢迎留言交流。我们一起把这块“硬骨头”啃下来。
