Vivado生成RTL代码网表文件(.dcp网表和.edf网表)--续

在进行FPGA开发时,如果不希望将源代码交给别人时,有两种方式: 一种方法是将自己的源代码生成网表文件,交出网表文件即可,网表文件又分为DCP网表和EDF网表;另一种方法是将自己的源代码封装为无源代码IP核。

本文详细介绍生成.dcp网表文件的方法和步骤。

软件版本: Vivado2019.2

生成dcp网表文件的步骤和生成edf网表文件的步骤基本相同,只是导出网表文件时使用的命令不一样。

一. 综合前设置

生成DCP网表文件综合前的操作流程详见文章: Vivado生成RTL代码网表文件(.dcp网表和.edf网表)

二. 综合并导出网表文件

综合完成后，打开Open Synthesized Design，在TCL控制台输入命令导出网表文件：

生成网表文件命令:

write_checkpoint-force/目标路径/led_test.dcp

生成网表文件的端口例化文件:

write_verilog-mode synth_stub/目标路径/led_test_dcp.v

生成网表的仿真文件命令:

write_verilog-force-mode funcsim/目标路径/led_test_tb.v

三. 将网表文件导入到新工程

dcp网表文件导入到新工程时,端口.v文件也可以不导入(edf网表文件不行,必须要导入.v端口文件),前提是知道自己网表的端口有哪些,但是如果要给别人的话还是得生成端口例化的.v文件才行。

四. 注意事项

1. 步骤三中如果不新建工程，在原工程文件中导入.v和.dcp文件，则需要将Setting中More Options改为默认值，否则生成Bit文件会报错。
2. 调用dcp文件时parameter参数无法配置，顶层调用需要去掉宏定义参数，生产的时候注意配置parameter为最终实际使用的，否则模块不能正常工作。