从零开始造一台“计算器”：用Verilog实现一个8位加法器
你有没有想过，计算机是怎么做加法的？
不是打开手机计算器点两下那种——而是从最底层的逻辑门开始，一步步搭出能真正把两个数字相加的电路。这听起来像是芯片设计师才该操心的事，但其实，只要你会写几行代码，也能在FPGA开发板上亲手实现它。
今天我们就来干一件“硬核小事”：用 Verilog HDL 从零构建一个 8位加法器。不需要任何前置知识，也不依赖复杂的工具链，目标只有一个——让你看懂每一步发生了什么，理解数字系统中最基础、也最关键的模块之一是如何工作的。
加法器不只是“A+B”，它是整个计算机的起点
在现代处理器里，一切运算最终都归结为加法。减法是“加上负数”，乘法是“多次相加”，就连浮点运算背后也有加法器的身影。可以说，算术逻辑单元（ALU）的核心就是加法器。
而作为入门第一课，8位加法器是再合适不过的选择。它足够简单，可以在几十行代码内完成；又足够典型，涵盖了组合逻辑设计、进位传播、模块化思想等关键概念。更重要的是，一旦你搞懂了它，后续扩展到16位、32位甚至带标志位的ALU，就只是水到渠成的事了。
我们采用Verilog来实现，这是一种硬件描述语言（HDL），不像软件那样“执行指令”，而是用来“描述电路结构”。你可以把它想象成画电路图的另一种方式——只不过用的是文本。
先搞清楚：什么是全加器？
要建高楼，先打地基。8位加法器的地基，就是一个叫全加器（Full Adder, FA）的小模块。
它的任务很简单：
输入三个比特：
-a：第一个操作数的一位
-b：第二个操作数的一位
-cin：来自低位的进位
输出两个结果：
-sum：当前位的和
-cout：向高位输出的进位
比如，当a=1,b=1,cin=1时，总共是3（二进制11），所以sum=1,cout=1。
它的逻辑公式也很简洁：
sum = a ^ b ^ cin; cout = (a & b) | (cin & (a ^ b));别被符号吓到，“^”是异或，“&”是与，“|”是或——这些对应着实际的逻辑门电路。这个表达式可以直接综合成真实的门级网表。
写成模块长这样：
module full_adder( input a, input b, input cin, output sum, output cout ); assign sum = a ^ b ^ cin; assign cout = (a & b) | (cin & (a ^ b)); endmodule就这么几行，没有时钟、没有状态、纯组合逻辑——输入一变，输出立刻跟着变。这就是典型的组合电路行为。
✅ 小贴士：为什么不用 always 块？因为这是纯组合逻辑，
assign更直观且不易出错。初学者容易在always @(*)中漏写敏感信号，导致仿真和综合不一致。
把8个全加器串起来：做出8位加法器
单个全加器只能处理一位。要想加两个8位数，就得把它们连成一条“流水线”——每一位的结果会影响下一位的进位，这种结构叫做串行进位加法器（Ripple Carry Adder）。
它的名字很形象：进位像波纹一样，从最低位一级一级传到最高位。
我们的设计思路是：
- 实例化8个
full_adder模块； - 第0位使用外部进位
cin； - 第i位的进位输出接到第i+1位的进位输入；
- 最高位的进位输出作为整体的溢出标志
cout。
听起来重复？确实！所以我们用 Verilog 的generate 循环来避免写8遍几乎一样的代码。
最终顶层模块如下：
module adder_8bit( input [7:0] a, input [7:0] b, input cin, output [7:0] sum, output cout ); wire [7:0] c; // 内部进位链：c[0]~c[6]，c[7]即cout // 第0位：用cin作为输入进位 full_adder fa0 (.a(a[0]), .b(b[0]), .cin(cin), .sum(sum[0]), .cout(c[0])); // 第1到第6位：自动生成 genvar i; generate for (i = 1; i <= 6; i = i + 1) begin : adder_stage full_adder fa ( .a(a[i]), .b(b[i]), .cin(c[i-1]), .sum(sum[i]), .cout(c[i]) ); end endgenerate // 第7位（最高位）：输出最终进位 full_adder fa7 (.a(a[7]), .b(b[7]), .cin(c[6]), .sum(sum[7]), .cout(cout)); endmodule关键细节解析：
wire [7:0] c：定义了一个8位宽的内部线网数组，用于传递中间进位。注意c[7]并未使用，因为第7位的cout直接连到了输出端口。.a(a[i])这种命名风格：采用模块例化时的“显式端口连接”，可读性强，不怕顺序错乱。- generate-for 的作用：省去手动复制粘贴，提升代码整洁度和可维护性。对于更宽的加法器（如32位），这种方式优势更加明显。
虽然串行进位结构速度较慢（毕竟进位要“爬楼梯”），但它胜在结构清晰、资源占用少、适合教学和小型项目。等你掌握了它，再去学超前进位加法器（CLA）会轻松得多。
它能在哪用？不只是玩具！
别以为这只是实验室里的教学案例。实际上，8位加法器在很多真实场景中都有应用：
| 应用领域 | 使用方式 |
|---|---|
| 微控制器 ALU | 执行 ADD、INC 等基本指令 |
| FPGA 图像处理 | 实现像素亮度叠加、坐标偏移计算 |
| 嵌入式传感器系统 | 累加采样值、做简单滤波 |
| 教学实验平台 | 验证组合逻辑延迟、观察进位传播 |
特别是在资源受限的FPGA开发板上，这种轻量级加法器非常实用。你可以把它集成进自己的CPU雏形、简易计算器或者数字时钟项目中。
举个例子，在一条简单的ADD R1, R2指令中：
1. 控制器从寄存器读取R1和R2的值；
2. 数据送入adder_8bit；
3. 几纳秒后得到结果和cout；
4. 结果写回目标寄存器，cout存入状态标志位（如 Carry Flag）；
5. 程序继续运行。
整个过程无需额外时钟节拍（如果是纯组合路径），效率极高。
别踩坑！这些经验帮你少走弯路
我在第一次写这个加法器的时候，也犯过不少低级错误。下面这几个“坑”，希望你能提前避开：
❌ 坑点1：忘了初始化cin
如果你没特别说明，综合工具可能会默认cin是不确定状态。正确做法是在测试平台中明确赋值，例如常用情况下设为1'b0。
✅ 秘籍：可以用参数化设计增强灵活性
parameter WIDTH = 8; input [WIDTH-1:0] a, b;这样以后想升级成16位，只需改个参数即可。
❌ 坑点2：误以为“速度快”
串行进位的最大问题是延迟随位宽线性增长。8位可能只有几ns，但32位就可能成为关键路径瓶颈。高速设计中应考虑CLA或混合结构。
✅ 秘籍：仿真一定要覆盖边界情况
8'hFF + 8'h01→ 应该产生sum=0,cout=1（溢出）8'h00 + 8'h00→ 验证零值处理8'hAA + 8'h55→ 测试交替位模式，确保每位正常工作
下一步可以怎么玩？
现在你已经有了一个可用的8位加法器，接下来完全可以把它当作积木，搭建更复杂的功能：
- 支持减法：通过补码实现，只需要加一个控制信号来决定是否对B取反并置
cin=1； - 增加零标志（Zero Flag）：判断
sum == 0； - 封装成ALU模块：加入AND、OR、XOR等功能；
- 接入寄存器文件：做成一个微型CPU数据通路；
- 上板验证：在FPGA开发板上用拨码开关输入，LED显示结果。
甚至可以尝试改造成超前进位加法器（Carry Look-Ahead Adder），体验性能飞跃的感觉。
写在最后：动手才是最好的学习
掌握8位加法器的设计，不是为了真的去替代商用IP核，而是为了理解计算机如何“思考”数字世界。当你亲手把两个二进制数相加成功那一刻，你会发现：原来那些神秘的芯片，并非遥不可及。
这项技能的价值在于：
-建立硬件思维：从“执行流程”转向“并发结构”；
-打通软硬界限：程序员也能看懂RTL代码；
-为深入学习铺路：无论是FPGA开发、IC设计还是体系结构研究，这都是必经之路。
所以，别光看——赶紧打开你的 Vivado、ModelSim 或 EDA Playground，把上面的代码跑一遍吧！
如果你在实现过程中遇到了问题，比如波形不对、进位没传上去，欢迎留言交流。我们一起debug，一起进步。
