手把手构建Altium Designer中的“可预测布线”：不是画线，而是编排信号的旅程
你有没有过这样的经历？
在Altium里拖动一根DDR时钟线，刚绕过两个过孔，DRC突然爆红——不是间距不够，是长度匹配超了±85 mil；
再切到另一层想打个过孔，发现焊盘边缘离禁布区只剩3.2 mil，而规则要求最小4 mil；
最后手动拉完关键网络，自动布线一跑，所有低速线像藤蔓一样缠上高速差分对……
这不是操作不熟，而是缺少一套能落地、可复用、带反馈的布线逻辑。
布线从来不是把网络表连通就完事。它是一场精密的“信号旅程编排”：每一段走线，都是在为信号规划一条低损耗、低反射、低串扰、易制造、好测试的路径。而Altium Designer的强大，恰恰在于它允许你把这种编排提前写进规则、实时嵌入交互、全程绑定拓扑——前提是你知道该从哪落笔、往哪发力、在哪设防。
下面，我们就抛开“先布什么再布什么”的模糊经验，用真实项目中反复验证过的三根支柱，带你重建布线认知：约束不是检查清单，而是设计语言；交互不是鼠标拖拽，而是人机协同时序；拓扑不是连接形状，而是信号行为的物理表达。
约束，是写给PCB的“设计契约”，不是贴在墙上的检查表
很多工程师把Rules and Constraints Editor当成DRC报错后的“补救窗口”——等红色标记出来了，再回去调线宽、改间距。这就像施工队盖楼，等钢筋绑完才发现梁柱配筋不足，只能凿开重来。
真正的约束驱动，是从原理图阶段就开始的前置契约签署。
比如你在画DDR4控制器U1的原理图时，就该同步做三件事：
按功能域建Net Class：
DDR4_ADDR（地址/命令）、DDR4_DQ（数据）、DDR4_CLK（差分时钟）、VDDQ（IO供电）——不是按网络名瞎分，而是按电气行为一致性划分。同一类信号，上升时间、端接方式、参考平面、噪声敏感度高度趋同，自然该受同一套规则管辖。把芯片手册里的“魔鬼参数”直接翻译成规则：
Intel DDR4 EMIB规范写着：“CLK差分对内距≤4.5 mil，组内长度匹配容差±15 ps（≈0.9 mm @ 6 GHz）”。
这句话在Altium里不是笔记，而是可执行指令：
AddRule -Type "DifferentialPairs" -Name "DDR4_CLK_Pair" \ -Scop
