news 2026/4/17 17:51:32

通俗解释SystemVerilog中类与对象的关系模型

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张小明

前端开发工程师

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通俗解释SystemVerilog中类与对象的关系模型

类与对象:SystemVerilog中的“图纸”与“房子”

你有没有想过,写一个验证平台其实就像盖一栋大楼?设计师先画出建筑蓝图——哪些房间、多大面积、水电怎么走;然后施工队按图建造,每一层楼都长得差不多,但住的人不同、摆设也各异。在 SystemVerilog 的世界里,类(class)就是那张设计图,而对象(object)则是真正建好的房子

随着芯片越来越复杂,动辄上亿晶体管,传统的 Verilog 已经难以支撑高效、可复用的验证工作。于是,SystemVerilog应运而生,它不仅保留了硬件描述的能力,还引入了面向对象编程(OOP)的思想,让验证工程师可以用更高级的方式组织代码。其中最核心的一环,就是类与对象的关系模型

理解这一点,不只是学会一个语法,而是掌握一种思维方式——如何把复杂的验证系统拆解成模块化、可重用、易维护的组件。而这正是 UVM 框架得以成立的基础。


类:不是数据,是模板

我们常说“定义一个类”,但很多人误以为这就像声明一个变量一样会占用内存。其实不然。

类本身不占内存,它只是一个类型定义,就像 int 或 string 那样,只不过是你自己定制的复合类型。

在 SystemVerilog 中,类用class ... endclass块来定义。它里面可以封装三样东西:

  • 属性(Properties):比如地址、数据、操作类型等字段;
  • 方法(Methods):函数或任务,用来处理这些数据;
  • 构造函数(new):特殊的初始化逻辑。

来看一个典型的例子:总线事务类。

class Transaction; logic [31:0] addr; logic [31:0] data; string operation; function new(); operation = "WRITE"; // 默认值 endfunction function void display(); $display("Transaction: %s, Addr=0x%0h, Data=0x%0h", operation, addr, data); endfunction endclass

这段代码做了什么?它并没有创建任何实际的数据,也没有打印任何内容。它只是告诉编译器:“以后如果有地方要创建 Transaction 类型的对象,请按照这个结构来组织它的成员和行为。”

你可以把它想象成一份填表说明:这张表格有三栏——地址、数据、操作类型,默认操作是 WRITE,还有一个按钮叫“显示”,点一下就会输出当前填写的内容。

但此时,没人真的去填这张表。它静静地躺在那里,等待被使用。


对象:运行时的活实例

如果说类是图纸,那么对象就是根据图纸建出来的实体建筑。

要让类发挥作用,必须通过new()在仿真运行期间动态创建对象。这个过程叫做实例化

关键来了:每个对象都有自己独立的成员变量副本,但它们共享同一套方法实现。也就是说,十个房子各有各的家具布置,但门铃的电路设计是一样的。

下面这段代码展示了如何从类生成具体的对象:

module test; initial begin Transaction t1, t2; // 声明两个句柄(类似指针) t1 = new(); // 创建第一个实例 t2 = new(); // 创建第二个实例 t1.addr = 32'h1000_0000; t1.data = 32'hDEAD_BEEF; t1.operation = "READ"; t2.addr = 32'h2000_0000; t2.data = 32'hCAFE_F00D; t2.operation = "WRITE"; t1.display(); // 输出:READ... t2.display(); // 输出:WRITE... end endmodule

注意这里的t1t2并不是对象本身,而是句柄——可以理解为遥控器,用来控制背后那个真实存在的对象。

输出结果清晰地表明:虽然两个对象来自同一个类,但状态完全独立。这就是“共用模板,各存状态”的精髓所在。


句柄机制:灵活又危险的双刃剑

SystemVerilog 中的对象是动态分配在堆上的,不能像普通变量那样直接赋值传递。我们必须借助句柄来操作它们。

这就带来一个问题:句柄赋值 ≠ 对象复制

看这段代码:

t2 = t1; // 把 t1 的句柄赋给 t2

你以为是复制了一份数据?错!这只是让t2也指向t1所指向的那个对象。从此以后,无论你通过t1还是t2修改数据,改的都是同一个对象!

这就好比你有两个遥控器,却控制同一台电视。按哪个都会换台。

如果你真想复制一个新对象,必须使用深拷贝方法,例如 UVM 中提供的clone()

t2 = t1.clone(); // 创建一个全新的、内容相同的对象

否则,轻则数据污染,重则导致随机化失效、覆盖率统计错误,调试起来非常头疼。

另一个常见陷阱是空句柄访问

Transaction t; t.display(); // 错误!t 是 null,没有指向任何对象

因为t只声明了句柄,没调用new(),所以它是空的。试图调用方法会导致运行时报错(通常报“null pointer access”)。因此,良好的习惯是:

if (t != null) t.display();

实战场景:UVM 中的类与对象生态

在真实的项目中,尤其是基于 UVM 的验证平台上,类与对象的模式无处不在。

1. 事务包(transaction item)

这是最基本的激励单位。你定义一个packet类,包含目的地址、负载长度、校验码等字段。每次发送数据时,就new()一个实例,填充具体值,然后发给 driver。

class packet extends uvm_sequence_item; rand bit [4:0] dst_addr; rand byte payload[]; bit crc; constraint c_size { payload.size inside {[8:64]}; } `uvm_object_utils(packet) endclass

然后在 sequence 中随机生成多个实例:

packet req; repeat(10) begin req = packet::type_id::create("req"); start_item(req); assert(req.randomize()); finish_item(req); end

每调用一次create(),就产生一个新的事务对象,彼此独立,互不影响。

2. 组件树(component hierarchy)

UVM 的 agent、driver、monitor 等都是类,但在环境中是以对象形式存在的。整个 testbench 构成一棵组件树,所有节点都是某个类的实例。

而且得益于工厂机制(factory),你可以在不修改代码的情况下替换组件。比如把默认的 driver 换成一个带错误注入功能的子类,只需注册一下即可:

initial begin uvm_factory factory = uvm_factory::get(); factory.set_type_override_by_type(driver::get_type(), fault_inject_driver::get_type()); end

这就是面向对象带来的强大灵活性:接口不变,实现可变


高阶技巧与避坑指南

✅ 推荐实践

最佳实践说明
使用uvm_object_utils注册类到工厂系统,支持克隆、打印、比较等通用操作
合理使用继承公共功能放基类,差异化放在子类,提升复用性
尽早初始化对象特别是在build_phase中完成组件创建
利用队列管理对象生命周期uvm_tlm_fifo存储事务对象

❌ 常见误区

  • 忘记调用 super.new()
    子类构造函数中必须显式调用父类构造函数,否则可能破坏 UVM 内部机制。

systemverilog function new(string name = "child"); super.new(name); // 必须写! endfunction

  • 滥用全局变量存储对象引用
    容易造成内存泄漏,应优先依赖 UVM 的 phase 机制自动管理生命周期。

  • 在类外直接访问私有成员
    破坏封装性,后期重构困难。应通过 getter/setter 方法暴露接口。

  • 忽视垃圾回收机制
    虽然 SystemVerilog 有自动回收,但如果句柄一直被引用(如未清空队列),对象就不会被释放。


总结:为什么我们必须懂类与对象?

掌握类与对象的关系,本质上是在掌握一种工程思维:

  • 抽象能力:从具体事务中提炼出通用模板;
  • 模块化设计:将大系统分解为小对象协同工作;
  • 动态管理:按需创建、传递、销毁资源;
  • 可扩展架构:通过继承和多态实现功能演进。

这不仅是写 UVM 测试平台的前提,更是现代数字前端工程师的核心竞争力之一。

未来的验证趋势——AI 辅助激励生成、形式验证与动态仿真的融合、云原生大规模回归测试——无一不需要对对象生命周期、数据流传递、工厂配置等机制有深刻理解。

当你能熟练地把一个个 transaction、sequence、agent 当作“活”的实体来调度和监控时,你就真正进入了高级验证的大门。

如果你现在还在手动写激励、硬编码测试用例,不妨停下来问问自己:我是不是还在用 Verilog 的思维写 SystemVerilog?
换个角度,从“类”开始思考,也许你会发现一片全新的天地。

欢迎在评论区分享你在使用类与对象时踩过的坑,或者你最喜欢的 OOP 设计模式!

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