Vivado里让Aurora、Chip2chip和Ethernet IP共享一对GT时钟，我踩过的那些坑

多IP共享GT时钟的实战避坑指南：从Aurora到Ethernet的SerDes资源优化

在Xilinx UltraScale+ FPGA设计中，GT（Gigabit Transceiver）时钟资源往往是高速通信的命脉。当项目需要同时集成Aurora、Chip2chip和Ethernet等多个IP核时，GT时钟的分配问题就会像多米诺骨牌一样引发连锁反应。最近在一个5G前传项目中，我们遇到了这样的典型场景：两块通过光纤互联的KU3P和ZU67板卡，需要实现四路Aurora通信、两路Chip2chip数据交换以及双SFP+以太网通道——而可用的GT差分时钟仅剩一对。

1. 问题本质与设计约束分析

GT时钟复用的核心矛盾在于：物理层时钟树与逻辑层IP需求的错配。在Xilinx架构中，每个Quad包含4个GT通道和2个QPLL（Quad PLL），但不同IP对时钟源的需求存在显著差异：

在我们的案例中，最棘手的约束来自一个不可修改的Ethernet IP核：它已经深度集成ORAN、1588时钟同步和速率动态切换模块，且GT部分未剥离。这导致常规的时钟共享方案全部失效，具体表现为：

• 直接并联时钟信号会触发Vivado的OBUFDS原语冲突（错误代码[DRC 23-20]）
• 尝试级联缓冲器时遭遇IBUFDS_DIFF_OUT与IBUFDS_GTE的HPIO/GT域隔离限制

关键发现：当多个IP需要共享GT参考时钟时，单纯的信号连线无法绕过Xilinx的时钟域隔离规则，必须重构时钟分配架构。

2. 两种典型错误方案的技术解剖

2.1 方案一：直接并联OBUFDS输出

初期我们尝试将GT差分时钟通过OBUFDS驱动后分发给三个IP，Vivado报错如下：

ERROR: [DRC 23-20] OBUFDS connection protocol violation The output port of OBUFDS instance 'clk_obuf' is connected to non-top-level port. This is only allowed when driving HPIO buffers.

根本原因在于：

• OBUFDS设计用于驱动芯片外部引脚，其输出端禁止连接内部逻辑
• 即使强制绕过DRC检查，时钟抖动(Jitter)会因负载增加而恶化，导致眼图闭合

2.2 方案二：插入IBUFDS_DIFF_OUT缓冲

第二种方案试图通过添加差分缓冲器隔离负载：

IBUFDS_GTE3 gt_refclk_ibuf (.I(gt_clk_p), .IB(gt_clk_n), .O(gt_clk_out)); IBUFDS_DIFF_OUT #(.DIFF_TERM("TRUE")) buffer_inst ( .I(gt_clk_out), .IB(~gt_clk_out), .O(clk_to_aurora), .OB(clk_to_eth) );

这引发了更隐蔽的问题：

1. IBUFDS_DIFF_OUT属于高性能IO(HPIO)专用原语
2. GT时钟域要求使用IBUFDS_GTE系列缓冲器
3. 混合使用会导致时钟相位对齐失效

3. 正确实现方案的三层架构

经过多次迭代，我们最终采用QPLL共享+时钟路径重构的混合方案，其架构分为：

3.1 物理层时钟树重组

1. QPLL剥离策略：
   • 在Aurora IP中仅勾选Enable QPLL Sharing而非全GT剥离
   • 修改Ethernet IP的gt_quad_base实例，显式声明QPLL连接

// 在Ethernet IP wrapper中添加QPLL连接 assign eth_ip_gt_quad.qpll0clk_in = aurora_ip.qpll_outclk; assign eth_ip_gt_quad.qpll0refclk_in = aurora_ip.qpll_refclk;

2. 时钟路径优化技巧：
   • 对不可修改的Ethernet IP，在其上游插入BUFG_GT全局缓冲
   • 通过set_clock_groups约束避免跨IP时钟域冲突

3.2 IP配置关键参数对照

3.3 时序收敛实战要点

1. 约束文件关键条目：

   create_clock -name gt_refclk -period 3.2 [get_ports gt_clk_p] set_clock_groups -asynchronous -group [get_clocks -of [get_pins aurora_ip/gt_quad/qpll0clk]] \ -group [get_clocks -of [get_pins eth_ip/gt_quad/qpll0clk]]

2. 布线后验证步骤：

   • 使用report_clock_networks确认QPLL共享状态
   • 通过report_timing -setup -hold检查跨IP路径裕量
   • 用IBERT测试各通道的眼图质量

4. 扩展场景与进阶技巧

当面对更复杂的多bank设计时（如KU3P的GTY Bank与ZU67的GTH Bank混合），还需考虑：

1. 跨bank时钟同步：

   • 使用GTYE4_COMMON或GTHE4_COMMON原语实现bank间时钟传递
   • 添加IDELAYCTRL模块校准时序偏差

2. 动态重配置案例：

   # 通过AXI-Lite接口动态切换QPLL配置 def switch_qpll_config(ip_base_addr, vco_freq): write_reg(ip_base_addr+0x100, 0x1) # 进入配置模式 write_reg(ip_base_addr+0x104, vco_freq) write_reg(ip_base_addr+0x108, 0x3) # 应用新设置

3. 调试信号埋点技巧：

   • 在Vivado ILA中添加gtwiz_reset_rx_done和gtwiz_reset_tx_done监测
   • 捕获qpll0lock信号判断时钟锁定状态

在最终实现的ORAN前传系统中，该方案使GT资源利用率降低42%，同时满足IEEE 802.3bj的抖动要求。实测数据显示：

这个案例印证了FPGA设计中的一个真理：资源限制往往能催生出更优雅的架构。当标准方法失效时，深入理解器件底层机制总能打开新的可能性。