＜span class=“js_title_inner“＞SerDes 56Gbps 封装设计信号质量优化评估＜/span＞

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由于数据中心和网络应用中服务器加速技术的发展，对更高带宽和更高数据速率的需求急剧增加。为满足高速串行接口严格的信号完整性性能要求，适配这一需求的多层封装设计挑战也在快速升级。因此，封装设计需要不断演进，以同时满足更高数据速率和更多通道数的需求。更具挑战性的是，在设计过程中不能牺牲基板成本，才能在市场中保持竞争力。

随着数据速率的提高，高速串行输入/输出（I/O）信号通常希望在单个传输线层上布线，该层需在封装镀通孔（PTH）上方进行阻抗控制，并垂直直接过渡至球栅阵列（BGA）引脚。这样做的目的是最大限度地减少多层封装过渡带来的不连续性影响。然而，在DIE-封装尺寸比较小的封装中（DIE边缘靠近封装边缘），为缓解高密度Serdes走线的固有难题，需要额外的传输线层（即背面走线）来连接封装BGA。这是由封装外形尺寸和BGA位置限制所决定的。原因在于，在高密度Serdes走线引出区域，走线直接通过过孔连接至靠近DIE边缘的对应BGA引脚的空间有限。图1以FPGA六边形BGA布局封装为例对此进行了说明。