从 HLS 到 RTL：高层次综合在 FPGA 设计中的价值与局限

在 FPGA 设计的世界里，有两条常见的“修炼之路”：

一条是“硬核派”，直接用 Verilog/VHDL 写 RTL，控制信号级细节，精打细算每个资源。

另一条是“快刀派”，使用 HLS（High Level Synthesis，高层次综合），用 C/C++/SystemC 甚至 Python 这样的高级语言，快速描述算法，再交给工具自动生成 RTL。

这两条路各有千秋。今天我们就来聊聊：HLS 到底能带来什么价值？又有哪些局限？

一、HLS 的价值：让算法更快上 FPGA

在很多场景下，HLS 是救命稻草。比如：

图像处理

假设你想实现一个 3×3 卷积滤波。如果用 RTL 写，你要手工管理 line buffer、滑动窗口、流水线延迟，写起来又长又繁琐。

但用 HLS，只需要一段 C 代码：

for (i = 1; i < ROWS-1; i++) { for (j = 1; j < COLS-1; j++) { sum = 0; for (m = -1; m <= 1; m++) { for (n = -1; n <= 1; n++) { sum += img[i+m][j+n] * kernel[m+1][n+1]; } } out[i][j] = sum; } }

再加几句 pragma（比如 #pragma HLS PIPELINE、#pragma HLS ARRAY_PARTITION），工具就能帮你生成流水线化的 RTL。

算法验证速度快

用 C 级别的仿真，速度可能比 RTL 仿真快 100~1000 倍。比如 FFT、矩阵乘法这种大规模计算，用 RTL 仿真等一下午，用 HLS 可能几分钟就能跑完。

缩短产品迭代周期

很多团队用 HLS 来快速验证算法可行性，甚至直接拿 HLS 输出的 RTL 投产。对于初创公司或者科研项目，能快点出 Demo，就是最大的价值。

二、HLS 的局限：不是万能的钥匙

不过，HLS 并不是“写几行 C 代码，点点按钮就能跑满资源”的神器，它有几个明显的局限：

资源和性能不可控

RTL 设计师可以明确指定每个寄存器、DSP、BRAM 的用途；

HLS 则依赖工具的推断。结果可能多用了 20% 的 LUT，或者时钟频率达不到要求。

举个例子：

用 HLS 写 AES 加密核，综合后时钟频率只有 120MHz；换成手写 RTL，同样逻辑能跑到 250MHz，且资源下降一半。

算法友好，接口复杂就麻烦

HLS 擅长描述算法，比如矩阵运算、滤波、信号处理；

但当你要和 AXI 总线交互，或者写 PCIe 协议栈时，HLS 就显得力不从心。工具虽然支持 AXI4 接口自动生成，但复杂协议逻辑（比如 TLP 解码）还是 RTL 更适合。

调优需要经验

新手写 HLS，可能以为“C 代码跑得快 = FPGA 上也快”。

结果综合出来的电路一片 stall，性能还不如 CPU。

想写出高效 HLS，需要了解流水线、并行度、内存带宽等硬件特性，这一点和写 RTL 没本质区别。

三、实际项目中的选择

我们可以总结成一句话：

HLS 用来加速“算法类模块”，RTL 用来保证“接口和系统级可靠性”。

比如一个视频处理系统：

图像滤波、边缘检测 → HLS 最快上手，改 kernel 换算法也方便；

AXI-Stream 视频数据搬运、时序控制 → RTL 最靠谱，避免 HLS 生成一堆“黑盒”逻辑导致调试困难。

再比如机器学习推理：

矩阵乘法、卷积核 → HLS 表达简洁，容易改数据宽度或并行度；

DDR 控制器接口、PCIe DMA 引擎 → RTL 手写更稳。

四、未来趋势：HLS 与 RTL 融合

目前业界主流的做法是：

• 算法级 → HLS 实现，减少开发时间；

• 接口/控制级 → RTL 手写，保证系统稳定；

最终在同一个 Vivado/Quartus 工程里，把 HLS 输出的 IP 和手写 RTL 混合使用。

像 Xilinx 的 Vitis HLS 就是这种思路：让软件工程师快速写出硬件加速核，再交给硬件工程师接入系统。

总结

HLS 帮助我们 快：快速建模、快速验证、快速迭代。

RTL 帮助我们 准：精确控制、极致性能、稳定接口。

在实际项目里，两者不是对立的，而是 互补的搭档。

如果你是软件背景，HLS 是进入 FPGA 世界的捷径； 如果你是硬件老兵，HLS 也能成为你提高效率的工具，但不能替代 RTL 的价值。

• 问题留给大家： 你们项目里有尝试过用 HLS 吗？最后是坚持用，还是又回到 RTL？